[发明专利]面向多片上网络间互连的并行数据校准方法及电子设备

说明书

本发明公开了一种面向多片上网络间互连的并行数据校准方法及电子设备。本方法先调时钟通道的延时系数，找到一个能使大部分数据通道都被正确采样的状态，然后再分别调整各数据通道延时系数。如果在该时钟通道延时状态下不能实现所有数据通道均被正确采样，则再返回调整时钟通道延时系数。本发明通过自适应动态调整时钟和数据通道延时系数可以达到各数据通道能与时钟通道对齐的目的，从而保证了多片上网络间互连的并行数据的正确传输。

技术领域

本发明涉及片上网络领域，具体涉及一种面向多片上网络间互连的并行数据校准方法及电子设备。

背景技术

随着越来越多的处理器核集成到单个芯片上，片上网络(Network On Chip,NoC)因其高带宽和良好的灵活性、可扩展性，已经成为片上系统(System On Chip,SoC)主流的通信结构。在高性能计算和大数据应用的背景下，系统架构师需要不断在给定的功率范围内集成更多内核、加速器和内存。而随着集成电路工艺的发展进入后摩尔时代，电子及物理的限制让半导体先进制程的持续微缩与升级难度越来越高。继续通过单芯片实现大型系统的方案必然面临着良率大幅降低、设计和掩模成本急剧增加等问题。

将传统的单芯片设计方案改成多芯片进行设计，并利用高速接口进行互连或利用先进封装工艺进行集成的方案成为更优的选择。而多片上网络跨芯片互连作为多芯粒/多芯片集成的一种基础但重要的通信方式，正在引起研究界和行业的高度关注。但由于PCB布线以及片间接口部分会引入时钟偏差(time skew)，所以并行数据在进行跨芯片传输过程中存在相位漂移以及高低电平占空比不完全相同等问题，可能会导致下游芯片对片间传输数据的采样错误，进而导致数据包错误甚至丢失。

针对并行数据存在时序差异导致传输错误的问题，需要通过调整通道延时来达到各数据通道能与时钟通道对齐的目的。传统方式有手动调整延时系数，通过不断试验观测各通道采样结果后，对各通道延时系数进行反复修正，直到并行数据采样完全正确，非常耗时耗力。也有研究提出使用自动校准算法调整通道延时系数，但该算法仅针对数据通道，可校准范围非常有限。因此，需要设计一种可以同时对时钟和数据通道延时系数进行动态自适应调整的方法，从而实现校准能力的最大化。

发明内容

针对现有技术中的上述不足，本发明提供的面向多片上网络间互连的并行数据校准方法及电子设备解决了现有技术不能同时对时钟通道和数据通道进行延时系数调整的问题。

为了达到上述发明目的，本发明采用的技术方案为：

提供一种面向多片上网络间互连的并行数据校准方法，其包括以下步骤：

S1、设置收敛阈值区间，设置时钟通道和各数据通道的初始延时系数值；其中收敛阈值区间的初始区间为[0,m)；

S2、判断当前收敛阈值区间的左端点值是否小于等于数据通道总数，若是则进入步骤S3；否则判定无法校准成功；

S3、判断当前未对齐的数据通道的数量是否满足当前的收敛阈值区间，若是则进入步骤S4；否则进入步骤S5；

S4、在当前的时钟通道延时系数值下调整各个数据通道的延时系数值，判断所有数据通道是否能全部被正确采样，若是则进入步骤S6；否则恢复数据通道的初始延时系数值，进入步骤S5；

S5、判断当前收敛阈值区间下时钟通道的所有延时系数值是否已遍历完，若是则将当前收敛阈值区间的两个端点值均增加m，恢复时钟通道的初始延时系数值，返回步骤S2；否则选取当前收敛阈值区间下未被遍历的时钟通道延时系数值，返回步骤S3；

S6、分别获取当前时钟通道和数据通道对应的延时系数值，完成校准。

进一步地，时钟通道的可选延时系数区间与数据通道的可选延时系数区间相同；时钟通道的初始延时系数值为其可选延时系数区间的上限值；数据通道的初始延时系数值为其可选延时系数区间的中间值，其表达式为：