[发明专利]具有自对准盆状架构的集成电路

说明书

本公开的实施例涉及先进集成电路结构制作，并且具体而言涉及具有自对准盆状架构的集成电路。可以描述其他实施例或者主张对其的保护。

技术领域

本公开的实施例的所属领域是先进集成电路结构制作，并且具体而言是具有自对准盆状架构(self-aligned tub architecture)的集成电路。

背景技术

在过去的几十年内，集成电路中的特征的缩小已经成为了持续增长的半导体工业的推动力。缩小到越来越小的特征允许在半导体芯片的有限占用区域上实现提高密度的功能单元。例如，缩小晶体管尺寸允许将更高数量的存储器或逻辑器件包含在芯片上，从而制作出具有提高容量的产品。但是，不断追求更高的容量并非不存在问题。优化每个器件的性能的必要性变得越来越大。

在一些器件中，例如，对于正常栅极而言，常规的金属栅极(MG)图案化对于紧密多晶硅端帽(end cap)(例如，＜10-12nm)将失效，或者对于具有固定多晶硅端帽和短自对准墙(self-aligned wall)的栅极而言，常规的金属栅极(MG)图案化将失效，这是因为开口区域(open region)中的三层蚀刻临界尺寸(tri-layer etch critical dimension，TLE CD)比TLE图案化能够成功地向下蚀刻到栅极的底部的临界碳硬掩模(CHM)CD小得多。

此外，传统的TLE MG图案化往往会损害暴露于干法蚀刻化学制剂的顶部带(ribbon)，由此影响总体晶体管性能。在对传统MG层(例如，在TLE之前沉积的功函数金属(WFM)或偶极子(dipole))进行图案化时，对于TLE干法蚀刻而言还存在CD缩小限制(例如，临界CHM)。本公开的实施例解决了这些和其他问题。

附图说明

图1A-1、图1A-2和图1A-3是根据本公开的各种实施例的集成电路(IC)结构的截面图。

图1B-1到图1B-9是示出了根据本公开的各种实施例的用于制造IC的过程的截面图。

图1C-1到图1C-4是示出了根据本公开的各种实施例的用于制造IC的另一过程的截面图。

图2示出了根据本公开的各种实施例的计算装置的示例。

图3示出了包括本公开的一个或多个实施例的内插器(interposer)的示例。

具体实施方式

在一些实施例中，描述了具有自对准盆状架构的集成电路。在以下描述中，阐述了很多具体细节，例如，具体的集成和材料体系，以便提供对本公开的实施例的透彻理解。对本领域技术人员将显而易见的是可以在没有这些具体细节的情况下实践本公开的实施例。在其他情况下，没有详细描述众所周知的特征，例如，集成电路设计布局，以便不会不必要地模糊本公开的实施例。此外，应当认识到，附图中所示的各种实施例只是例示性的表示，并且未必是按比例绘制的。

以下的具体实施方式本质上只是例示性的，而且并非意在限制本主题的实施例或此类实施例的应用和用途。如本文所使用的，术语“示例性的”表示“起着示例、实例或例示的作用”。本文描述为示例性的任何实施方式并不一定要被理解为优于或胜过其他实施方式。此外，无意使前述技术领域、背景技术、发明内容或以下具体实施方式中介绍的任何明示或暗示的理论构成约束。

本说明书包括对“一个实施例”或“实施例”的提及。短语“在一个实施例中”或“在实施例中”的出现不一定是指同一实施例。可以按照任何与本公开一致的适当方式对特定的特征、结构或特点加以组合。

术语：以下段落提供了在本公开(包括所附权利要求书)中发现的术语的定义或语境：

“包括”：该术语是开放式的。如在所附权利要求书中所使用的，该术语并不排除另外的结构或操作。