[发明专利]经由弛豫缓冲层中的离子注入的应变补偿以防止晶圆弓

说明书

本申请名称为“经由弛豫缓冲层中的离子注入的应变补偿以防止晶圆弓”。在一个实施例中，一种集成电路包括衬底、缓冲层、源区、漏区、沟道区和栅结构。所述衬底包括硅。所述缓冲层处于所述衬底上方，并且包括在与所述衬底的界面附近具有缺陷的半导体材料。所述缓冲层还包括在所述缺陷之中所注入的离子。所述源区和漏区处于所述缓冲层上方，以及所述沟道区处于所述缓冲层上方以及所述源区与漏区之间。所述栅结构在所述沟道区上方。

背景技术

在许多集成电路应用中，晶体管的共同设计目标是增加沟道中的载荷子的迁移率。例如，针对PMOS晶体管，通常可期望增加沟道中的空穴的迁移率，以及针对NMOS晶体管，通常可期望增加沟道中的电子的迁移率。在一些情况下，可通过在一层上形成沟道来增加载荷子迁移率，所述层的性质被设计成在沟道上施加应变。但是，如果所述层太薄，则来自所述层的缺陷可传播到沟道中，而如果所述层太厚，则晶圆弯曲可在下游制作处理期间发生。

附图说明

图1A-I示出在弛豫的缓冲器上所形成的示例集成电路结构的截面图，所述弛豫的缓冲器具有离子注入，以用于制作的各种阶段期间的应变补偿。

图2示出一种形成具有晶体管的集成电路的方法，所述晶体管具有通过离子注入的弛豫缓冲层能够实现的多样/应变沟道材料。

图3A-D示出当使用覆盖沉积方式来执行图2的方法的某些部分时所形成的示例集成电路结构。要注意，图3A-D的示例结构延续到图4E-J的示例结构。

图4A-J示出当使用基于替换鳍的方式来执行图2的方法时所形成的示例集成电路结构。

图5示出沿图4J的平面J-J所截取的示例截面图。

图6是示出具有在层界面所形成的缺陷之中的注入离子的层的示例叠层的透射电子显微镜（TEM）图像的示意图。

图7示出采用使用本文所公开的技术和实施例所形成的集成电路结构和/或晶体管装置所实现的计算系统。

通过结合本文所述附图阅读以下详细描述，将更好地理解呈现的实施例的这些及其他特征。附图中，各种附图中所示的每个相同或几乎相同的组件可通过相似附图标记来表示。为了清楚起见，没有在每一个附图中标记每一个组件。此外，如将领会到，附图不一定按比例绘制或者意在将所述的实施例限制到所示具体配置。例如，虽然一些附图一般指示直线、直角和平滑表面，但是所公开的技术的实际实现可有没那么完美的直线和直角，并且在给定制作过程的现实世界限制，一些特征可具有表面形貌或者以其他方式是不平滑的。更进一步，附图中特征的一些特征可包括图案化和/或加阴影填充，这仅被提供以帮助视觉识别不同特征。简言之，附图只被提供以示出示例结构。

具体实施方式

在晶体管的上下文中，对于许多集成电路（IC）应用，期望增加沟道中的载荷子的迁移率。例如，对于这类应用中的PMOS装置，期望增加沟道中的空穴的迁移率，以及对于这类应用中的NMOS装置，期望增加沟道中的电子的迁移率。一种用于增加载荷子（例如空穴或电子）迁移率的技术是经由源/漏（S/D）区在晶体管的沟道区上施加应变。但是，随着晶体管转换到非平面配置并且缩小到具有更小临界尺寸，诸如更小栅长度（例如亚100纳米（nm）或亚50 nm栅长度），前述的应变技术因沟道与S/D区之间的不良机械耦合而不是有效的。这将能够实现的沟道迁移率限制到相对更低的值。另外，作为许多IC应用的标准的Si衬底的使用进一步限制在晶体管沟道区上施加应变的能力，因为Si提供从其中形成后续半导体材料的单个晶格常数或参数值。相应地，能够难以形成具有不同应变值的不同沟道区材料，特别对于利用NMOS和PMOS两种装置的CMOS应用。