[发明专利]一种降低SGT MOSFET中寄生电容的方法在审
| 申请号： | 202211483389.0 | 申请日： | 2022-11-24 |
| 公开（公告）号： | CN115911107A | 公开（公告）日： | 2023-04-04 |
| 发明（设计）人： | 马晓琳;沈浩峰 | 申请（专利权）人： | 上海华虹宏力半导体制造有限公司 |
| 主分类号： | H01L29/417 | 分类号： | H01L29/417;H01L29/423;H01L21/336;H01L29/78 |
| 代理公司： | 上海浦一知识产权代理有限公司 31211 | 代理人： | 戴广志 |
| 地址： | 201203 上海市浦东新区中*** | 国省代码： | 上海;31 |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | |||
| 搜索关键词： | 一种 降低 sgt mosfet 寄生 电容 方法 | ||
1.一种降低SGT MOSFET中寄生电容的方法，其特征在于，至少包括：
步骤一、提供硅基底，在所述硅基底上形成凹槽，在所述凹槽内壁形成氧化硅层；
步骤二、在所述凹槽内填充多晶硅，之后刻蚀所述多晶硅，去除所述凹槽顶部的多晶硅，使得所述凹槽顶部的空间未被填充，所述凹槽内剩余的多晶硅形成源极多晶硅；
步骤三、在所述源极多晶硅上表面生长源极氧化层；
步骤四、去除所述凹槽内所述源极多晶硅以上的所述氧化硅层以及所述源极氧化层，将所述源极多晶硅的上表面露出；
步骤五、形成栅极氧化层，所述栅极氧化层覆盖在所述源极多晶硅上表面以及露出的所述凹槽侧壁；
步骤六、沉积多晶硅以填充所述凹槽，并刻蚀去除凹槽外的多晶硅，覆盖在所述凹槽内的所述栅极氧化层上的多晶硅形成栅极多晶硅。
2.根据权利要求1所述的降低SGT MOSFET中寄生电容的方法，其特征在于：步骤一中在所述凹槽内壁形成的所述氧化硅层覆盖在所述凹槽底部和所述凹槽内侧壁，同时覆盖在所述硅基底上表面。
3.根据权利要求1所述的降低SGT MOSFET中寄生电容的方法，其特征在于：步骤三中的所述源极氧化层为氧化硅。
4.根据权利要求1所述的降低SGT MOSFET中寄生电容的方法，其特征在于：步骤三中的源极氧化层与所述氧化硅层相衔接。
5.根据权利要求2所述的降低SGT MOSFET中寄生电容的方法，其特征在于：步骤四中去除所述凹槽内所述源极多晶硅以上的所述氧化硅层的同时，覆盖在所述硅基底上表面的所述氧化硅层也被去除。
6.根据权利要求1所述的降低SGT MOSFET中寄生电容的方法，其特征在于：步骤五中形成的所述栅极氧化层同时覆盖在所述硅基底上表面。
7.根据权利要求1所述的降低SGT MOSFET中寄生电容的方法，其特征在于：步骤一中的所述硅基底为N型硅基底。
8.根据权利要求7所述的降低SGT MOSFET中寄生电容的方法，其特征在于：步骤六中被多晶硅填充后的所述凹槽两侧的所述硅基底形成有N型扩散区；所述N型扩散区上表面的高度高于所述栅极多晶硅下表面的高度。
9.根据权利要求8所述的降低SGT MOSFET中寄生电容的方法，其特征在于：步骤六中的所述凹槽两侧的所述N型扩散区上形成有P型体区。
10.根据权利要求9所述的降低SGT MOSFET中寄生电容的方法，其特征在于：步骤六中所述P型体区上表面靠近所述凹槽的一侧形成有N+区。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于上海华虹宏力半导体制造有限公司，未经上海华虹宏力半导体制造有限公司许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/pat/books/202211483389.0/1.html，转载请声明来源钻瓜专利网。
- 同类专利
- 专利分类
