[发明专利]基于存算一体阵列权重预处理的模数转换模块优化方法

说明书

本发明公开了基于存算一体阵列权重预处理的模数转换模块优化方法，所述方法通过确定存算一体阵列中各列分别对应的权重信息，其中，每列对应的所述权重信息为该列的权重数据中1的比例，每列的所述权重数据由0和1组成；获取各列分别对应的模数转换模块的分辨率位数；根据各列分别对应的所述权重信息和所述分辨率位数，确定各列分别对应的所述模数转换模块的目标比较周期。解决了现有技术中由于神经网络具有权重数据稀疏性，因此存算一体架构中进行每列的乘累加运算后的输出模拟量结果范围远小于ADC模数转换的输入范围，导致模数转换模块的比较周期长、功耗大的问题。

技术领域

本发明涉及存算一体领域，尤其涉及的是基于存算一体阵列权重预处理的模数转换模块优化方法。

背景技术

目前，人工智能领域快速发展，人工智能应用迅猛增长，对复杂网络运算需求和数据处理速度的要求也越来越严苛。在当前的计算框架下，如何高效率地利用深度学习神经网络来处理数据，开发新一代高能效神经网络加速器是学界及产业界研究开发的核心问题之一。

传统的冯·诺依曼结构将数据处理和存储分离，在深度学习的运算过程中需频繁和内存交换数据，消耗大量能量。根据研究显示，数据搬运的能耗是浮点计算的4到1000倍。随着半导体工艺的进步，虽说总体功耗下降，但数据搬运的功耗占比却越来越大。

存算一体架构则是打破存储墙的限制，突破AI计算能效瓶颈的关键技术。存算一体架构的核心思想在于将部分或全部的计算转移至存储模块中，即计算单元和存储单元集成在同一个芯片。为了处理数字信息，使用模拟运算的存算一体架构不可避免地需要对输出数据进行相应的模数转化。

当前存算一体设计普遍存在的瓶颈在于读出电路，尤其是模数转换模块(ADC模块)所占整个系统的能耗过大，通常达到70％～90％左右。为了满足不同应用需求和出于阵列尺寸的考虑，存算一体阵列的加速器内会并行设计多组阵列，使得整体系统能效受限。由于神经网络具有权重数据稀疏性，往往在存算一体架构中进行每列的乘累加运算后的输出模拟量结果范围远小于ADC模数转换的输入范围，从而出现无效数值对比周期，导致ADC周期长，功耗大。

因此，现有技术还有待改进和发展。

发明内容

本发明要解决的技术问题在于，针对现有技术的上述缺陷，提供基于存算一体阵列权重预处理的模数转换模块优化方法，旨在解决现有技术中由于神经网络具有权重数据稀疏性，因此存算一体架构中进行每列的乘累加运算后的输出模拟量结果范围远小于ADC模数转换的输入范围，导致模数转换模块的比较周期长、功耗大的问题。

本发明解决问题所采用的技术方案如下：

第一方面，本发明实施例提供基于存算一体阵列权重预处理的模数转换模块优化方法，其中，所述方法包括：

确定存算一体阵列中各列分别对应的权重信息，其中，每列对应的所述权重信息为该列的权重数据中1的比例，每列的所述权重数据由0和1组成；

获取各列分别对应的模数转换模块的分辨率位数；

根据各列分别对应的所述权重信息和所述分辨率位数，确定各列分别对应的所述模数转换模块的目标比较周期。

在一种实施方式中，每列对应的所述权重信息的确定方法包括：

将目标数据输入所述存算一体阵列中各行，获取该列对应的输出数字之和，其中，所述目标数据由1组成；

根据所述输出数字之和，确定该列对应的所述权重信息。

在一种实施方式中，每列对应的所述目标比较周期的确定方法包括：

根据该列对应的所述分辨率位数和所述权重信息，确定该列对应的所述模数转换模块的输出区间；