[发明专利]基于等离子体处理的低维半导体材料晶体管的制备方法

说明书

本发明属于半导体器件技术领域，具体为基于等离子体处理的低维半导体材料晶体管制备方法。本发明方法包括：提供低维半导体材料结构的工件并制备成样品；在真空腔室中通入气体电离形成等离子体，与源极/漏极接触区域的低维半导体材料发生反应；原位真空沉积电极，形成低维半导体材料与电极的源极/漏极接触区域；最后进行剥离工艺，完成晶体管的制备。本发明可降低低维半导体材料与电极的源极/漏极接触区域的界面态缺陷密度、费米钉扎效应，提高晶体管的开态电流密度，并增加半导体材料晶圆上芯片元器件的可靠性和器件良率。

技术领域

本发明属于半导体器件技术领域，具体涉及低维半导体材料晶体管制备方法。

背景技术

等离子体由部分电离的带电原子核、电子以及未电离的中性粒子集合组成，整体呈中性，其在半导体技术领域主要应用是刻蚀及表面清洁，衍生出的等离子体加工也是一种成熟的材料加工工艺，基于提升低维半导体材料晶圆上芯片元器件可靠性和良率的等离子体加工工艺也逐渐被证实具有有效性。同时，基于低维半导体材料所制备的晶体管理论上具有高器件迁移率和开态电流密度，然而实际结果却与理论数值相差较大，其中一个重要因素是形成了较高的电极接触势垒。常规低维半导体材料晶体管与电极的接触方式是在低维半导体材料表面沉积金属电极，金属和低维半导体材料表面的接触界面可能产生不平整的范德瓦尔斯（vdW）间隙；高能量的金属在部分区域也会进入低维半导体材料晶格形成缺陷；不匹配的等离子体气氛和能量选择也会对亚10 nm厚度的低维半导体材料造成非预期掺杂，或形成非预期缺陷；这些因素共同导致源极/漏极接触区域产生金属诱导间隙态（MIGS），不理想的肖特基势垒（SB），从而导致费米能级钉扎（FLP）和高接触电阻（RC）的产生。

因此，期待一种可以有效基于等离子体处理的高电流密度低维半导体材料晶体管制备方法，经等离子体处理后，原位真空沉积电极，避免活化的材料表面受杂质的污染；在保持清洁的接触界面条件下沉积电极，从而降低低维半导体材料与电极的源极/漏极接触区域的界面态缺陷密度和费米钉扎效应，提高低维半导体材料晶体管的开态电流密度，晶体管的阈值电压可调，并增加了低维半导体材料晶圆上芯片元器件的可靠性和器件良率。

发明内容

本发明的目的是提出一种基于等离子体处理的高电流密度低维半导体材料晶体管制备方法，以有效提升低维半导体材料晶体管的开态电流密度。

本发明提供的基于等离子体处理的低维半导体材料晶体管制备方法，具体步骤为：

（1）提供具有低维半导体材料结构的工件，并制备成样品；具体包括：

用光刻工艺或掩膜版工艺图形化所述低维半导体材料与电极的源极/漏极接触区域，以在源极/漏极接触区域形成窗口，并将样品固定于真空工艺腔室内可移动载物台上；

（2）对真空工艺腔室进行抽真空处理，本底真空度小于5.0E-2 Pa，以清理所述真空工艺腔室内的残余气体

（3）在真空工艺腔室中对低维半导体材料进行等离子体处理，并原位真空沉积电极，形成低维半导体材料与电极的源极/漏极接触区域；具体流程包括：

（3.1）向所述真空工艺腔室中通入气体，使所述气体电离形成等离子体，并与所述源极/漏极接触区域的低维半导体材料发生反应；

（3.2）然后，在所述原位真空下沉积电极，以在所述工艺腔室内形成所述低维半导体材料与电极的源极/漏极接触区域；

（3.3）最后，进行剥离工艺，定义晶体管的沟道，完成晶体管的制备。

可选地，所述低维半导体材料，包括呈半导体属性的零维材料、一维材料或二维材料，所述低维半导体材料的厚度范围为单原子层的亚1 nm至80 nm；所述具有低维半导体材料结构的工件，包含衬底和所述低维半导体材料。

可选地，所述原位真空沉积电极，为等离子体与低维半导体材料发生反应后，关闭气路后的同一真空工艺腔室环境或同为真空的两个及两个以上相连的工艺腔室环境，以在所述低维半导体材料与所述电极的源极/漏极接触区域进行等离子体处理后原位真空沉积所述电极。