[发明专利]一种基于双端口Sram的Cache控制器及工作方法

说明书

本发明涉及一种基于双端口Sram的Cache控制器及工作方法，Cache控制器由双端口Sram及其相关控制电路组成，使用双端口Sram来缓存存储器的数据，读端口用于匹配处理器的读传输，写端口用于加载总线的读数据，两套端口互不影响；Cache控制器在从存储器载入数据的同时可继续匹配处理器的读操作地址，如果命中Sram或者Bus则可立即反馈数据；Cache控制器中的双端口Sram的宽度是总线宽度的2supgt;n/supgt;倍数。本发明Cache控制器及工作方法，处理器可以通过双端口的Sram的读取端口继续访问命中的数据。因此加载操作和访问命中的数据之间互不干扰，用一定的逻辑面积来换取整个系统的效率。

技术领域

本发明涉及控制器领域，尤其是指一种基于双端口Sram的Cache控制器及工作方法。

背景技术

在微控制器中，处理器的时钟频率相对于存储器来说比较快，一般有数倍到数十倍的差距。为了减少处理器读取数据的等待，提高系统执行效率，可在处理器和存储器之间增加一级Cache。Cache是基于Sram实现的存储器，容量相对于系统存储器小但是速度高很多，可以与处理器的频率相同。

当处理器读取数据时，如果在Cache中可以找到需要的数据，我们称之为命中(Hit)。反之没有找到数据，我们称之为缺失(Miss)，这时候就需要控制器从外部存储器加载一小块数据(包含但不限于本次传输需要的数据)，并且存放在Sram中，以便于处理器将来可以及时访问到。

而对于现有的Cache控制器，处理器得到当前访问地址的数据以后，Cache控制器可能处于数据加载阶段，此时Sram的端口被写入操作占用，处理器需要等到所有的数据全部加载完成以后才能继续下一个地址的访问。

发明内容

为解决上述技术问题，本发明的一种基于双端口Sram的Cache控制器，Cache控制器由双端口Sram及其相关控制电路组成，使用双端口Sram来缓存存储器的数据，读端口用于匹配处理器的读传输，写端口用于加载总线的读数据，两套端口互不影响；Cache控制器在从存储器载入数据的同时可继续匹配处理器的读操作地址，如果命中Sram或者Bus则可立即反馈数据；Cache控制器中的双端口Sram的宽度是总线宽度的2ⁿ倍数，每次未命中的时候可从存储器载入2ⁿ个数据；Cache控制器可匹配Sram中的数据，或可匹配正在传输的总线上的数据。

在本发明的一个实施例中，所述Sram包括TagSram和DataSram，其中的TagSram用于存储标志位，V(x)用0或者1来表示该条缓存中某个偏移地址的数据是否有效，V的位数可是2ⁿ个；T的值取自地址的高多位，位数的多少取决于Sram的容量，它可用来匹配以后的读地址；DataSram用于存储数据，其宽度可是Bus宽度的2ⁿ倍。

在本发明还提供另外Cache控制器的工作方法，基于权利要求1-2所述双端口Sram的Cache控制器设计，其特征在于：包括如下步骤：

步骤S1：处理器在总线上发起一次读传输，Cache控制器接收该请求，跳转到步骤S7；

步骤S2：处理器可直接读取Sram里的数据并且跳转到步骤S1执行下一次读传输；

步骤S3：处理器可直接读取Bus上的数据并且跳转到步骤S1执行下一次读传输；

步骤S4：等待总线加载工作完成然后跳转到步骤S8；

步骤S5：处理器当前的读数据不存在Cache控制器中，控制器需要从存储器加载数据；若当前已经有加载的操作正在执行中，则跳转到步骤S4，如果没有则跳转到步骤S8；

步骤S6：Cache控制器匹配当前处理器的读地址以及当前总线正在加载的读地址，如果两者地址相同，则数据命中并跳转到步骤S3；如果未命中则跳转到步骤S5；