[发明专利]一种异步存储器用时钟产生装置

说明书

本申请适用于电子技术领域，提供了一种异步存储器用时钟产生装置，该装置包括：多脉冲产生汇聚电路，多脉冲产生汇聚电路的输入端与存储控制器输出的地址总线连接，滤波时钟重建电路，滤波时钟重建电路的输入端与多脉冲产生汇聚电路的输出端连接，时钟确认电路，时钟确认电路的输入端与滤波时钟重建电路的输出端连接，时钟确认电路的输出端与异步存储器的灵敏放大电路的输入端连接，地址锁存选择电路，地址锁存选择电路的输入端分别与地址总线、滤波时钟重建电路的输出端和时钟确认电路的输出端连接，地址锁存选择电路的输出端与异步存储器的地址译码电路的输入端连接。本申请大大降低异步存储器的动态功耗。

技术领域

本申请属于电子技术领域，尤其涉及一种异步存储器用时钟产生装置。

背景技术

目前单芯片的并口异步存储器仍然广泛应用在数据暂存、指令存储和存算一体等电子系统中，比如伪静态随机存储器(PSRAM，PseudoStaticRandom AccessMemory)，并行非易失性的存储器(NorFlash)，并行磁性随机存储器(MRAM，MagnetoresistiveRandomAccessMemory)，并行阻变式存储器(RRAM，ResistanceRandomAccessMemory)等。此类异步存储器并行总线接口简单，容易互联和方便总线共享；地址或控制信号有变化才响应读出数据，因此功耗消耗低；作为指令缓存(Cache)应用还具有就地执行(XIP，Execute InPlace)指令优势，指令代码不必读到系统随机存取存储器(RAM，Random AccessMemory)中就可以直接在存储器内运行，简化系统程序调度。并口异步存储器相比于双倍速率同步动态随机存储器(DDR，DoubleDataRate SDRAM)等同步存储器，接口上没有时钟端口，而是采用地址片选等信号的跳变触发存储器的读写操作，地址变化的周期等同于同步存储器时钟周期，而当地址和片选等控制信号没有变化时，异步存储器则处于低功耗的待机状态。因此并口异步存储器内部都包含地址变化检测(ATD，AddressTransition Detector)电路，此电路的主要作用是检测外部地址和片选等控制信号的跳变并产生时钟信号，时钟信号控制存储器的数据读出。

由于前级控制器每个输入/输出(IO)的延时差异和信号板级布线路径差异，会造成地址总线和控制线每个信号间到达存储器引脚的时间不相等，这被称为信号输入延时偏斜(skew)。每一根地址线均会产生时钟，且存在输入信号延时偏斜，这会产生多个时间间隔不同的高脉冲，但是除了最后一个脉冲为有效脉冲，之前的脉冲均为无效脉冲，因为之前的地址还处于不稳定状态，这些不稳定的地址和无效的时钟脉冲会控制存储器的译码、灵敏放大和输入输出逻辑翻转，极大的消耗了动态功耗。

通常的解决方案是在存储器ATD时钟产生电路中增加滤除多脉冲的滤波电路，但这种滤波电路只能滤除预设定固定时间的无效时钟，且非最终有效的地址仍然被锁存译码，因此这种方法只能一定程度的降低动态功耗。

发明内容

本申请实施例提供了一种异步存储器用时钟产生装置，可以解决异步存储器动态功耗大的问题。

本申请实施例提供了一种异步存储器用时钟产生装置，包括：

多脉冲产生汇聚电路，多脉冲产生汇聚电路的输入端与存储控制器输出的地址总线连接，存储控制器用于控制异步存储器的读写操作；

滤波时钟重建电路，滤波时钟重建电路的输入端与多脉冲产生汇聚电路的输出端连接；

时钟确认电路，时钟确认电路的输入端与滤波时钟重建电路的输出端连接，时钟确认电路的输出端与异步存储器的灵敏放大电路的输入端连接；

地址锁存选择电路，地址锁存选择电路的输入端分别与地址总线、滤波时钟重建电路的输出端和时钟确认电路的输出端连接，地址锁存选择电路的输出端与异步存储器的地址译码电路的输入端连接；