[发明专利]一种数模接口时序控制电路

权利要求书

1.一种数模接口时序控制电路，其特征在于，包括：

时钟发生器，用于生成高速时钟信号及初始时钟信号；

时钟树，与所述时钟发生器连接，用于获得所述时钟发生器生成的所述初始时钟信号，基于所述初始时钟信号获得实际时钟信号；

延迟处理模块，与所述时钟发生器及所述时钟树相连，用于获得所述高速时钟信号、初始时钟信号及实际时钟信号，基于所述高速时钟信号对所述初始时钟信号进行延迟调节，获得与所述实际时钟信号同步的延迟时钟信号；

第一触发器，与所述延迟处理模块及外接电路连接，用于获得外接电路输入的输入数据及所述延迟时钟信号，基于所述延迟时钟信号存储所述输入数据，获得第一输出信号；

第二触发器，与所述第一触发器及所述时钟树连接，用于获得所述第一输出信号及所述实际时钟信号，基于所述实际时钟信号存储所述第一输出信号，获得第二输出信号。

2.根据权利要求1所述的电路，其特征在于，

所述高速时钟信号的频率是所述初始时钟信号的频率的倍数。

3.根据权利要求1所述的电路，其特征在于，所述延迟处理模块，包括：

第一采样器，与所述时钟树及所述时钟发生器连接，用于获得所述实际时钟信号及所述高速时钟信号，通过所述高速时钟信号对所述实际时钟信号进行采样，获得第一采样结果；

第二采样器，与所述时钟发生器连接，用于获得所述高速时钟信号及初始时钟信号，通过所述高速时钟信号对所述初始时钟信号进行采样，获得第二采样结果；

比较器，与所述第一采样器及第二采样器连接，用于获得第一采样结果及第二采样结果，基于所述第一采样结果及第二采样结果获得在所述初始时钟信号的一个周期内，所述第一采样器的第一采样个数与所述第二采样器的第二采样个数的差值；

延迟调节模块，与所述比较器及时钟发生器连接，获得所述比较器输出的差值，基于所述高速时钟信号及差值对所述初始时钟信号进行延迟调节，获得与所述实际时钟信号同步的延迟时钟信号。

4.根据权利要求3所述的电路，其特征在于，所述第一采样器分别与所述时钟树及所述时钟发生器连接，包括：

所述第一采样器的输入端与所述时钟树的输出端连接，所述第一采样器的控制端与所述时钟发生器的第一输出端连接，所述第一采样器的输出端与所述比较器的第一输入端连接；

其中，所述时钟发生器的第一输出端用于输出高速时钟信号，所述时钟发生器的第二输出端用于输出初始时钟信号。

5.根据权利要求4所述的电路，其特征在于，所述第二采样器与所述时钟发生器连接，包括：

所述第二采样器的输入端与所述时钟发生器的第二输出端连接，所述第二采样器的控制端与所述时钟发生器的第一输出端连接，所述第二采样器的输出端与所述比较器的第二输入端连接。

6.根据权利要求3所述的电路，其特征在于，所述延迟调节模块基于所述高速时钟信号及差值对所述初始时钟信号进行延迟调节，获得与所述实际时钟信号同步的延迟时钟信号，包括：

所述延迟调节模块基于所述高速时钟信号的周期乘以所述差值获得延迟时间，基于所述延迟时间调整所述初始时钟信号获得与所述实际时钟信号同步的延迟时钟信号。

7.根据权利要求6所述的电路，其特征在于，所述延迟调节模块包括：多个触发器及数据选择器，其中，所述多个触发器至少包括：第三触发器，第四触发器及第五触发器；

所述第三触发器的数据端与所述时钟发生器的第二输出端连接，所述第三触发器的输出端与所述第四触发器的数据端连接，所述第四触发器的输出端与所述第五触发器的数据端连接；

所述第三触发器、第四触发器及第五触发器的时钟端分别连接所述时钟发生器的第一输出端；

所述数据选择器的输入端与所述多个触发器中每个触发器的输出端连接，所述数据选择器的控制器与所述比较器的输出端连接；

所述数据选择器用于基于所述比较器输出的差值从所述多个触发器中选择一个触发器，将选择的所述触发器的输出信号作为所述延迟时钟信号。