[发明专利]时钟树布放方法、装置、电子设备及存储介质

说明书

本申请实施例提供一种时钟树布放方法、装置、电子设备及存储介质，涉及芯片领域。其中，时钟树布放方法，应用于时钟树布放装置，所述时钟树布放装置用于在目标芯片上布放时钟树单元，所述目标芯片包括若干时钟树布放点，所述方法包括：获取各个所述时钟树布放点的压降数据；根据所述压降数据从所述若干时钟树布放点中获取得到目标时钟树布放点；在所述目标时钟树布放点上布设时钟树单元。与现有技术相比，本发明实施例所提供的时钟树布放方法、装置、电子设备及存储介质具有在降低芯片的电压裕度的同时，避免对时钟树造成影响的优点。

技术领域

本发明涉及芯片领域，具体而言本发明实施例涉及一种时钟树布放方法、装置、电子设备及存储介质。

背景技术

在芯片设计中，功率优化是影响芯片性能以及最大电流需求的关键因素之一。由于芯片的功率与芯片的工作电压的平方相关，提高芯片的工作电压裕度是现代先进芯片设计中对功率优化的最关键的因素之一。

在一些芯片中，时钟功率一般占芯片总体功率的30％到40％。因此，调节芯片的工作电压裕度反映在芯片设计流程中的问题通常对芯片的电压压降进行一些修正。因此，可以通过对芯片的电压压降进行修正的方式提高芯片的工作电压裕度、并最终优化芯片的性能。

图1显示了部分现有技术中的芯片设计流程，其中，PG(Power Ground，功率网络)分析和CTS(Clock tree synthesis，时钟树综合)处于单独的两个流程中，且CTS不使用任何PG分析数据。在这部分现有技术中是在芯片设计完成后进行电压压降分析，并对最坏情况下的电压压降进行修复，该方法的缺点是设计过程滞后，在对电压压降进行修复的过程中可能影响已经CTS完成的时钟树。

图2显示了部分现有技术中的芯片设计流程，在图2所提供的的芯片设计流程中，在开始布局规划和时钟树综合之前制作鲁棒高的PG网格。在这部分现有技术中将电压压降分析工具集成到芯片设计工具中，以进行电压压降优化，这种方案虽然优于图1所示的芯片设计流程，但其仍然是一个修复过程，同样存在对电压压降进行修复的过程中可能影响已经CTS完成的时钟树的问题。

因此，如何避免对芯片的电压压降进行修复时影响已经CTS完成的时钟树成为一个待解决的问题。

发明内容

本发明实施例的目的在于提供一种时钟树布放方法、装置、电子设备及存储介质，可以在降低芯片的电压裕度的同时，避免对时钟树造成影响。

第一方面，本发明实施例提供一种时钟树布放方法，应用于时钟树布放装置，所述时钟树布放装置用于在目标芯片上布放时钟树单元，所述目标芯片包括若干时钟树布放点，所述方法包括：获取各个所述时钟树布放点的压降数据；根据所述压降数据从所述若干时钟树布放点中获取得到目标时钟树布放点；在所述目标时钟树布放点上布放时钟树单元。

在一些实施例中，所述获取各个所述时钟树布放点的压降数据，包括：获取样本时钟树单元；将所述样本时钟树单元布放在所述若干时钟树布放点；为所述目标芯片提供恒定电源电压；为各个所述样本时钟树单元的单元引脚提供恒定电流；获取各个所述单元引脚上的点电压；根据所述恒定电源电压和所述点电压计算得到各个所述时钟树布放点的压降数据。

在一些实施例中，所述为各个所述样本时钟树单元的单元引脚提供恒定电流，包括：为各个所述单元引脚提供等值的恒定电流。每个单元引脚接入等值的恒定电流，可以更便于后续的压降的测量和计算。

在一些实施例中，所述获取样本时钟树单元，包括：获取需在所述目标芯片上布放的全部时钟树单元中额定电流最大的时钟树单元作为所述样本时钟树单元。选用额定电流最大的时钟树单元作为样本时钟树单元，可以减小在测试过程中施加在时钟树布放点上的电流超过样本时钟树单元的风险，减少测试过程中对样本时钟树单元造成损坏的风险，此外，样本时钟树单元的额定电流较大，可以承受测试过程中施加的电流范围也越大，降低对测试过程中施加电流的电流源的要求。