[发明专利]一种基于BRAM的多对多高速访存架构和访存系统

说明书

本申请公开一种基于BRAM的多对多高速访存架构和访存系统，涉及FPGA领域，包括至少两组数据请求端、至少两组交叉开关、以及与交叉开关一一映射的片上存储器BRAM；每个数据请求端分别与所有的交叉开关通信连接，发送读/写数据请求，以及接收反馈数据；交叉开关和BRAM之间通过协议转换器Bridge通信连接，并基于确定的目标读/写数据请求在对应的BRAM上读/写数据；交叉开关内置有仲裁器，用于接收至少两组数据请求端发送的读/写数据请求，并按照设定的仲裁协议确定目标读/写数据请求。该设计可以实现多对多任务和数据访存，有效降低传输时延，且消除了数据突发传输过程中的4K边界问题。

技术领域

本申请实施例涉及FPGA技术领域，特别涉及一种基于BRAM的多对多高速访存架构和访存系统。

背景技术

随机块存储器(BRAM--Block Random Access Memory，BRAM)是FPGA上设置的片上存储器，是FPGA的核心数据缓存，用于缓存哈希表的热数据以及作为KVS通信环节包处理单元的缓存。AXI(Advanced eXtensible Interface)是一种总线协议，该协议是ARM公司提出的AMBA 3.0协议中最重要的部分，是一种面向高性能、高带宽、低延迟的片内总线。它的地址/控制和数据相位是分离的，支持不对齐的数据传输，同时在突发传输中，只需要首地址，同时分离的读写数据通道、并支持Outstanding传输访问和乱序访问，并更加容易进行时序收敛。AXI技术丰富了现有的AMBA标准内容，满足超高性能和复杂的片上系统(SoC)设计的需求。

目前，多数访存大都采用AXI总线协议，若自己设计的模块需要访问FPGA的片上存储资源，则需依据AXI总线协议去改写自己的访存端口。但面向地址映射的AXI总线协议，控制较为复杂。AXI总线协议中不常用的接口，包括cache、lock、prot、resp、qos、region等，较多接口在多数情况下又显得较为冗余。更为关键的是，因为无法实现数据流水(存在请求和应答的访问机制，通过AXI总线读写必须等到写/读反馈回来后才能展开下一次的读/写)，对BRAM的读写效率会降低。另外，对于类似HBM、DDR这种大容量的存储而言，若需要对内部数据频繁读取、计算和回写，AXI的读写机制显然会浪费大量时间在多次读写数据操作上。此外，目前Xilinx公司提供的AXI相关的IP，如axi_bram_control，不支持处理AXI突发传输过程中的跨4k边界问题，这样就会导致从BRAM返回的数据出错。

发明内容

本申请实施例提供一种基于BRAM的多对多高速访存架构和访存系统，解决AXI总线接口协议无法实现流水以及时延的问题。

一方面，本申请提供一种基于BRAM的多对多高速访存架构，用于FPGA芯片，包括至少两组数据请求端、至少两组交叉开关、以及与所述交叉开关一一映射的片上存储器BRAM；每个所述数据请求端分别与所有的所述交叉开关通信连接，发送读/写数据请求，以及接收反馈数据；

所述交叉开关和所述BRAM之间通过协议转换器Bridge通信连接，并基于确定的目标读/写数据请求在对应的所述BRAM上读/写数据；

所述交叉开关内置有仲裁器，用于接收至少两组所述数据请求端发送的所述读/写数据请求，并按照设定的仲裁协议确定所述目标读/写数据请求。

具体的，所述数据请求端和对应的所述交叉开关之间还接入有数据分配器DEMux；所述交叉开关分别内置有所述仲裁器、解码器以及id寄存器；

第k交叉开关内置的第k仲裁器与第k id寄存器连接，所述第k id寄存器与所述第k解码器连接；所述第k仲裁器用于接收目标数据分配器发送的所述读/写数据请求，并确定仲裁后目标数据请求端的id信息；所述第k解码器用于将读/写的数据返回到所述目标数据请求端；

所述第i数据请求端发送的所述读/写数据请求通过第i数据分配器发送至目标交叉开关上的目标仲裁器；其中，i和k是不小于2的正整数。