[发明专利]一种实现FPGAEDA软件动态可重构功能的编译方法

说明书

本发明提供了一种实现FPGA EDA软件动态可重构功能的编译方法，从软件编译上实现FPGA可重构功能，通过将可重构模块和全功能模块分开设计、综合、布局、布线，分别生成码流，从而使动态可重构在设计时就已经独立，在加载新的替换模块的码流时，由于设计时就是独立分开的，所以动态区功能独立，通过连接CLB实现总线接口功能，不需要一种特殊的总线宏来确定模块间的布线通道没有改变，保证了正确的连接。

技术领域

本发明属于集成电路领域，尤其是涉及一种实现FPGA EDA软件动态可重构功能的编译方法。

背景技术

FPGA EDA软件用于将硬件描述语言编写的系统功能，通过综合、布局、布线、码流生成等编译模块，转化为下载文件，下载到FPGA中即可实现系统功能。如果需要实现其他电路的功能，需要修改源程序，重新执行编译流程，再次下载到FPGA中以实现预设的功能。随着技术的进步，FPGA的规模越来越大，数字逻辑系统功能越来越复杂，FPGA芯片正朝着超大规模、高密度的方向发展，可实现的逻辑功能和用户设计越来越复杂，每次使用FPGA EDA软件编译时间也越来越长。

动态可重构是在FPGA系统的工作状态下，动态地改变电路的结构。这主要通过对系统中的可编程逻辑器件进行重新配置或者局部重新配置来完成，而重新配置或者局部重新配置的码流内容，依赖于EDA软件技术的实现。通过定义一些特殊的区域，这些区域可以在器件的其他部分还在运行的情况下，进行重构。动态可重构减小重构的范围和单元数目，大大缩短了重构时间，在系统不重启、设备不断电的情况下，完成功能的转换。这样可以降低功能，提高板子利用率，加快编译、下载速度。

常用的EDA动态可重构技术是基于模块的部分动态可重构，它的实现需要一种特殊的总线宏，用来确定模块间的布线通道没有改变，保证正确的连接。

发明内容

本发明所要解决的技术问题是怎样在不需要使用特殊的总线宏的基础上，在模块间的布线通道没有改变的情况下，直接加载重构区的新功能码流，提出了一种实现FPGAEDA软件动态可重构功能的编译方法及装置。

为解决上述技术问题，本发明所采用的技术方案是：

一种实现FPGA EDA软件动态可重构功能的编译方法，在全功能模块设计具有动态可重构功能的FPGA时，包括以下步骤：

步骤1：对可重构模块进行标记，同时也指定可重构模块在芯片中的物理区域，称之为动态区，其他区域为静态区，将可重构模块与其对应的位置信息，记录在用户约束文件中；

步骤2：综合时，不对可重构模块与非可重构模块上的逻辑进行合并优化；

步骤3：生成的网表文件预处理时，将可重构模块的逻辑单元标记为可重构逻辑单元；

步骤4：打包时，将可重构逻辑单元与没有标记的逻辑单元分开打包，由可重构逻辑单元打包的逻辑簇CLB标记为可重构CLB，由可重构逻辑单元产生的信号标记为可重构信号，将穿越动、静态区的信号拆分成两段，静态区的部分为一段，动态区的部分为一段并标记为可重构信号；

步骤5：对静态区和动态区分别布局布线后，分别生成全功能模块和可重构模块的码流。

进一步地，将穿越动静态区的信号拆分成两段的方法是：

找出信号的起点start和终点end，将信号从穿过动静态区的穿过点分成两段，分开的两段端口分别设置一个虚拟起点start_virtual和虚拟终点end_virtual，将起点start与虚拟终点end_virtual连接，将虚拟起点start_virtual与终点end连接，如果起点start在动态可重构区内，则将起点start与虚拟终点end_virtual连接的这段信号标记为可重构信号，如果是终点end在动态可重构区内，则将虚拟起点start_virtual与终点end连接的这段信号标记为可重构信号。