[发明专利]一种沟槽栅半导体器件及其制造方法

说明书

本申请实施例提供一种沟槽栅半导体器件及其制造方法，沟槽栅半导体器件包括：第一衬底层、第一掺杂区、第二掺杂区、第一导电构件、第二导电构件、源极电极；还包括两个第三掺杂区，形成在所述第一衬底层上且对应位于第二导电构件的下方，所述第三掺杂区的掺杂类型均为第二掺杂类型，并且两个所述第三掺杂区内的电荷量之和与位于两者之间的第一衬底层内的电荷量的比值范围为0.9‑1.1。本公开提供的半导体器件改善了电场分布，提升了器件的耐压值。

技术领域

本公开涉及功率半导体器件技术领域，并尤其涉及一种沟槽栅半导体器件及其制造方法。

背景技术

随着电力电子系统的发展，功率半导体器件作为电能转换与功率应用的核心，被广泛应用于工业控制、电力传输、新能源等重要领域。作为功率半导体器件的重要组成部分，功率MOSFET(Metal-Oxide-SemiconductorField-Effect Transistor,金属氧化物场效应晶体管)因其具有开关速度快、输入阻抗高、驱动功率小等优点，在功率转换领域起到重要的作用。功率MOSFET经历了从横向到纵向、从平面栅到沟槽栅的发展。作为其中一种功率MOSFET，沟槽栅MOSFET与平面栅MOSFET相比，因没有寄生JFET区、且随着工艺技术的进步，非常容易集成高密度元胞，因此具有更低的导通电阻，是中低压大功率MOS场效应管发展的主流结构。

但遗憾的是，现有沟槽栅MOSFET结构中，当器件在反偏时，栅槽角隅处的电场非常集中并且栅氧化层较薄，因此容易导致栅氧化层易受损或被击穿，从而影响器件耐压特性，可靠性差，容易失效。

发明内容

鉴于此，本申请实施例所要解决的技术问题在于，针对现有的沟槽栅MOSFET中栅氧化层容易击穿的问题，提供一种沟槽栅半导体器件及其制造方法，沟槽栅半导体器件耐性性能较好。

本申请实施例第一方面提供了一种沟槽栅半导体器件，包括：

具有第一掺杂类型的第一衬底层；

形成在所述第一衬底层上方的具有第二掺杂类型的第一掺杂区；

形成在所述第一掺杂区部分区域上方的具有第一掺杂类型的第二掺杂区；

第一导电构件，由所述第一掺杂区的表面延伸到所述第一衬底层内，所述第一导电构件的周围形成第一绝缘层，以隔离所述第一导电构件与第一衬底层、第一掺杂区、第二掺杂区；

两个第二导电构件，由所述第一掺杂区的表面延伸到所述第一衬底层内且位于所述第一导电构件的相对两侧，所述第二导电构件的下表面低于所述第一导电构件的下表面，所述第二导电构件的周围形成第二绝缘层以隔离所述第二导电构件与第一衬底层、第一掺杂区；

源极电极，形成在所述第一掺杂区上方，所述源极电极分别与两个所述第二导电构件、第一掺杂区和第二掺杂区接触，所述源极电极与所述第一导电构件之间设有第四绝缘层；

两个第三掺杂区，形成在所述第一衬底层上且对应位于第二导电构件的下方，所述第三掺杂区的掺杂类型均为第二掺杂类型，并且两个所述第三掺杂区内的电荷量之和与位于两者之间的第一衬底层内的电荷量的比值范围为0.9-1.1。

可选的，所述第三掺杂区包括多个第一掺杂柱，多个所述第一掺杂柱沿纵向排列，相邻的两个所述第一掺杂柱的掺杂浓度相异或者相同；或者，

所述第三掺杂区包括一个第一掺杂柱。

可选的，所述第三掺杂区的掺杂浓度大于所述第一衬底层的掺杂浓度。

可选的，所述第三掺杂区的掺杂浓度与所述第一衬底层的掺杂浓度的差值与所述第一衬底层的掺杂浓度的比值范围为1％-10％。

可选的，两个所述第三掺杂区的掺杂浓度相等，且所述第三掺杂区的掺杂浓度与所述第一衬底层的掺杂浓度的差值与所述第一衬底层的掺杂浓度的比值小于或等于5％。