[发明专利]一种补偿位线失调电压的灵敏放大器及芯片与放大电路

权利要求书

1.一种补偿位线失调电压的DRAM灵敏放大器，其特征在于，其包括：10个NMOS晶体管N1~N10，2个PMOS晶体管P1~P2，1个电容C1；

其中，P1的漏极与N7的源极，N5、N3、N1的漏极均电性连接；P1的栅极与N9的源极，N6、N3的源极，N1的栅极，位线BLB均电性连接；P2的漏极与N8的源极，N6、N4、N2的漏极均电性连接；P2的栅极与N10、N5、N4的源极，N2的栅极，位线BL均电性连接；N7的漏极与N9的漏极，C1的nL端均电性连接；N8的漏极与N10的漏极，C1的nR端均电性连接；

在偏移补偿阶段，当位线BL为电荷共享位线，位线BLB为静态参考位线时，N1~N4、N8、N9、P1、P2导通，N5~N7、N10截止；当位线BLB为电荷共享位线，位线BL为静态参考位线时，N1~N4、N7、N10、P1、P2导通，N5、N6、N8、N9截止；

在反向放大阶段，当位线BL为电荷共享位线，位线BLB为静态参考位线时，N2、N8、N9、P2导通，N1、N3~N7、N10、P1截止；当位线BLB为电荷共享位线，位线BL为静态参考位线时，N1、N7、N10、P1导通，N2~N6、N8、N9、P2截止。

2.根据权利要求1所述的补偿位线失调电压的DRAM灵敏放大器，其特征在于，在交叉耦合阶段，N1、N2、N5、N6、P1、P2导通，N3、N4、N7~N10截止。

3.根据权利要求1所述的补偿位线失调电压的DRAM灵敏放大器，其特征在于，所述DRAM灵敏放大器应用于一个放大电路中，所述放大电路还包括两个存储单元和一个等效电路，所述等效电路用于在所述灵敏放大器没有工作之前，在控制信号BLEQ的控制下，根据预充电压源VEQ把所述灵敏放大器与两个存储单元之间的位线BL、BLB拉到一样的参考电压；

所述等效电路包括三个NMOS晶体管N11~N13；N11的源极与位线BL、N13的源极均电性连接；N12的源极与位线BLB、N13的漏极均电性连接；

在预充阶段，N11~N13、N5、N6导通，N1~N4、N7~N10、P1、P2截止。

4.根据权利要求1所述的补偿位线失调电压的DRAM灵敏放大器，其特征在于，P1、P2的源极分别接收使能信号SAP1、SAP2；N1、N2的源极均分别接收使能信号SAN、SAN2；N3、N4的栅极均接收控制信号OC；N8、N9的栅极均接收控制信号ISO2；N7、N10的栅极均接收控制信号ISO3；

在偏移补偿阶段，使能信号SAP1、SAP2的电压为VDD/2，位线信号SAN1、SAN2的电压为0，且当位线BL为电荷共享位线，位线BLB为静态参考位线时，控制信号ISO2、OC的电压为1.5倍VDD，而当BLB为电荷共享位线，控制信号ISO3、OC的电压为1.5倍VDD。

5.根据权利要求1所述的补偿位线失调电压的DRAM灵敏放大器，其特征在于，所述灵敏放大器应用于一个放大电路中，所述放大电路包括：

储存单元一，其用于在字线WLA的控制下输出0或1；

储存单元二，其用于在字线WLB的控制下输出0或1；

所述灵敏放大器，其用于读取所述储存单元一或所述储存单元二的输出；

等效电路，其用于在所述灵敏放大器没有工作之前，在控制信号BLEQ的控制下，根据预充电压源VEQ把所述灵敏放大器与所述储存单元一之间的位线BL、与所述储存单元二之间的位线BLB拉到一样的参考电压；

其中，在反向放大阶段，使能信号SAP1、SAN1的电压为VDD/2，使能信号SAP2的电压为VDD，使能信号SAN2的电压为0，控制信号ISO2的电压为1.5倍VDD，字线WLA的电压为1.5倍VDD，字线WLB的电压为0；

当位线BL为电荷共享位线，位线BLB为静态参考位线时，字线WLA控制的储存单元一中的信息读出；当位线BLB为电荷共享位线，位线BL为静态参考位线时，字线WLB控制的储存单元二中的信息读出。

6.一种补偿位线失调电压的DRAM灵敏放大器芯片，其特征在于，其采用如权利要求1至5中任意一项所述的补偿位线失调电压的DRAM灵敏放大器封装而成。