[发明专利]一种基于FPGA的电路延迟系统

说明书

本发明提供的一种基于FPGA的电路延迟系统，其特征在于，使用FPGA的逻辑门电路元件产生信号延迟，包括串联的N1个粗粒度延迟模块以及串联的N2个细粒度延迟模块，通过粗粒度延迟控制信号从N1个粗粒度延迟模块中选择n1个粗粒度延迟模块，通过细粒度延迟控制信号从N2个细粒度延迟模块中选择n2个细粒度延迟模块，输入信号先经过n1个粗粒度延迟模块后再经过n2个细粒度延迟模块产生最后的输出信号。本发明通过FPGA实现了一个可调的信号延迟系统，甚至可以达到皮秒级延迟。单个门电路延迟时间由不同厂家不同芯片的制造工艺决定。本发明仅使用FPGA门电路延迟实现，通过调整使用的门电路数量，可以完成皮秒级信号延迟效果，成本较低。

技术领域

本发明涉及一种基于FPGA的电路延迟器。

背景技术

精确控制信号延迟在很多分布式系统中有着广泛的应用。由于电路布线存在传输延迟，信号经过不同电路布线长度最终输出会造成不同的延迟，对于时间同步要求高的系统会因此受到较大影响。对于相关同步问题，延迟电路是一个应用广泛的解决方案。

常见的多路信号同步需要时钟信号进行辅助，再通过电路布线优化或加减电路元件的方式来更改信号延迟。这种延迟电路虽然精度高，但是灵活性较低，调整难度较大。除了这种延迟方式，通过一些现成的延迟模块，也可以有效地实现信号同步，但是延迟模块成本较高，一些轻量级的同步电路使用该模块并不必要。

发明内容

本发明的目的是：现有的延迟电路精度高但是灵活性较低，或者现有的延迟模块成本较高。

为了达到上述目的，本发明的技术方案是提供了一种基于FPGA的电路延迟系统，其特征在于，使用FPGA的任意逻辑门电路元件产生信号延迟，包括串联的N1个粗粒度延迟模块以及串联的N2个细粒度延迟模块，每个粗粒度延迟模块由M1个逻辑门串联而成，每个细粒度延迟模块由M2个逻辑门串联而成，M1＞＞M2，通过粗粒度延迟控制信号从N1个粗粒度延迟模块中选择n1个粗粒度延迟模块，0≤n1≤N1，通过细粒度延迟控制信号从N2个细粒度延迟模块中选择n2个细粒度延迟模块，0≤n2≤N2，输入信号先经过n1个粗粒度延迟模块后再经过n2个细粒度延迟模块产生最后的输出信号。

优选地，所述粗粒度延迟模块中逻辑门的个数M1为所述细粒度延迟模块中逻辑门的个数M2的整数倍。

优选地，还包括粗粒度延迟选择模块以及细粒度延迟选择模块，其中：

粗粒度延迟选择模块包括(N1+1)个粗粒度输入引脚、一个粗粒度控制信号输入引脚以及一个粗粒度输出引脚，其中：(N1+1)个粗粒度输入引脚与不同串联个数的粗粒度延迟模块相连，其中，有一个粗粒度输入引脚不与任何粗粒度延迟模块相连，通过经由粗粒度控制信号输入引脚输入的所述粗粒度延迟控制信号使得输入信号经由相应个数串联的粗粒度延迟模块或者不经由任何粗粒度延迟模块输入对应的粗粒度输入引脚后，再由粗粒度输出引脚形成输入给所述细粒度延迟选择模块的输出信号；

细粒度延迟选择模块包括(N2+1)个细粒度输入引脚、一个细粒度控制信号输入引脚以及一个细粒度输出引脚，其中：(N2+1)个粗粒度输入引脚与不同串联个数的细粒度延迟模块相连，其中，有一个细粒度输入引脚不与任何细粒度延迟模块相连，通过经由细粒度控制信号输入引脚输入的所述细粒度延迟控制信号使得所述粗粒度延迟选择模块输出的信号经由相应个数串联的细粒度延迟模块或者不经由任何细粒度延迟模块输入对应的细粒度输入引脚后，再由细粒度输出引脚形成所述最后的输出信号。

本发明通过FPGA实现了一个可调的信号延迟系统，甚至可以达到皮秒级延迟。单个门电路延迟时间由不同厂家不同芯片的制造工艺决定，一般该延时时间约为几百皮秒。本发明仅使用FPGA门电路延迟实现，通过调整使用的门电路数量，可以完成皮秒级信号延迟效果，成本较低。用户还可以根据需要自行调整信号延迟。

附图说明

图1为FPGA延迟同步电路使用方法及使用效果示意图；