[发明专利]一种兼容半浮栅器件和逻辑器件的制备方法

说明书

本申请提供一种兼容半浮栅器件和逻辑器件的制备方法，包括：提供的衬底包括半浮栅器件区域和逻辑器件区域，衬底中形成有多个浅沟槽隔离结构，在衬底上形成一保护层；去除位于半浮栅器件区域的保护层；在半浮栅器件区域的衬底中形成多个凹槽；在半浮栅器件区域的衬底和凹槽的内壁上形成栅极介质层；刻蚀栅极介质层以露出部分衬底，形成接触窗口；在半浮栅器件区域形成半浮栅结构，其通过接触窗口与衬底直接接触；去除保护层；在衬底上形成多个牺牲栅极结构，位于半浮栅器件区域的牺牲栅极结构覆盖半浮栅结构的两侧侧壁和部分顶部；刻蚀露出的半浮栅结构的中间部分，直至露出凹槽之间的衬底。形成半浮栅结构的过程不会改变逻辑器件区域的形貌。

技术领域

本申请涉及半导体技术领域，具体涉及一种兼容半浮栅器件和逻辑器件的制备方法。

背景技术

伴随半导体器件尺寸不断缩小到28nm及以下工艺节点，栅极介质层例如氮氧化硅(SiON)的厚度降低到2nm以下，导致器件的漏电流增大。半导体业界利用高K介质材料例如氧化铪(HfO₂)等取代SiON作为栅极介质层来减小栅极介质层的量子隧穿效应，从而有效的改善栅极漏电流及其引起的功耗。半浮栅晶体管是DRAM器件的替代概念，不同于通常的1T1C结构，半浮栅器件由一个浮栅晶体管、嵌入式隧穿晶体管和一个PN节组成，通过嵌入式隧穿晶体管的沟道和PN节对浮栅晶体管的浮栅进行写入和擦除操作。

相对于DRAM器件，半浮栅器件还有能和逻辑器件兼容的优点。但在具体制备工艺中，半浮栅器件的制备会影响逻辑器件区域的形貌，进而影响逻辑器件的形成。

发明内容

鉴于以上所述现有技术的缺点，本申请的目的在于提供一种兼容半浮栅器件和逻辑器件的制备方法，用于解决现有技术中半浮栅器件的制备会影响逻辑器件区域的形貌的问题。

为实现上述目的及其它相关目的，本申请提供一种兼容半浮栅器件和逻辑器件的制备方法，包括：

步骤S1，提供一衬底，衬底包括半浮栅器件区域和逻辑器件区域，衬底中形成有多个浅沟槽隔离结构，在衬底上形成一保护层；

步骤S2，去除位于半浮栅器件区域的保护层；

步骤S3，在半浮栅器件区域的衬底中形成多个凹槽；

步骤S4，在半浮栅器件区域的衬底和凹槽的内壁上形成栅极介质层；

步骤S5，刻蚀栅极介质层以露出部分衬底，形成接触窗口；

步骤S6，在半浮栅器件区域形成半浮栅结构，半浮栅结构通过接触窗口与衬底直接接触；

步骤S7，去除位于逻辑器件区域的保护层；

步骤S8，在衬底上形成多个牺牲栅极结构，位于半浮栅器件区域的牺牲栅极结构覆盖半浮栅结构的两侧侧壁和部分顶部；

步骤S9，刻蚀露出的半浮栅结构的中间部分，直至露出凹槽之间的衬底；

步骤S10，依次形成栅极侧墙、源漏区和金属硅化物；

步骤S11，去除牺牲栅极结构中的牺牲栅极，在形成的开口中填充金属栅极。

优选的，保护层的材料是单层氧化物、氮化物、有机物质或者多层材料的组合。

优选的，实施步骤S2之后，在实施步骤S3之前，还包括对半浮栅器件区域的衬底进行第一掺杂类型和第二掺杂类型的掺杂的步骤。

优选的，第一掺杂类型和第二掺杂类型分别是P型掺杂和N型掺杂，或者分别是N型掺杂和P型掺杂。

优选的，凹槽的截面为U型、梯形或方形。

优选的，接触窗口位于凹槽和浅沟槽隔离结构之间靠近凹槽一侧，接触窗口与凹槽之间的距离为0nm-100nm。