[发明专利]针对多路卷积编码的并行交织系统及方法

说明书

本发明公开一种针对多路卷积编码的并行交织系统及方法，该技术方案包括：卷积编码模块发送生成的多路编码数据和两路打孔valid标识信号；交织写入地址产生模块发送生成的两路交织写入地址；乒乓读写选通模块发送产生的乒乓读写选通信号并选通编码数据和交织写入地址；进行交织写操作；交织读取地址产生模块发送多路交织读取地址；选通交织读取地址；进行交织读操作并发送交织数据；采用双口RAM进行同步切换的交织读写操作；系统停止工作。本发明降低了卷积编码的复杂度，具有低复杂度，低时钟，高吞吐，高可靠性的优点。

技术领域

本发明属于无线通信技术领域，更进一步涉及通信数字信号处理技术领域中涉及一种针对多路卷积编码的并行交织系统及方法。本发明可用于设计信道编码纠错中卷积编码纠错的并行交织系统。

背景技术

在通信系统中，交织过程一般作为卷积编码过程的后续过程存在。传统卷积编码过程如下所示：一路数据流送入卷积编码器，会输出AB两路编码数据流，AB两路数据流进行打孔操作后进行并串转换后合为一路数据流。多路编码器产生的多路数据流送入并行交织器。一路串行数据流需要的工作频率是两路串行数据流的两倍。在传统卷积编码过程中，打孔操作会引入并串转换，使系统需要两个时钟支持，这提高了对系统最大时钟的要求。在时钟频率受限的场景下，该系统无法正常工作。本发明对卷积编码过程进行改进，同时也对并行交织过程提出了新的要求。

普联技术有限公司在其申请的专利文献“一种数据并行交织方法、终端设备及计算机存储介质”(申请日：2020.3.12，申请号CN 202010169762.X：申请公布号：CN111478750A)公开了一种数据并行交织方法。该专利申请文献中公开的方法，通过配置信息确定存储RAM写地址的ROM1、存储RAM读使能样式的ROM2以及处理单元所对应的数据并行信息，在数据写入时，最大输入并行度为n的待输入数据中的每一位数据在同一时钟周期内将存储到不同的RAM中，而且存储时以最大输出并行度k为基本存储单位，使得在读取时根据ROM2的首地址，顺序将每一组待输出数据读出，最后根据待输出数据要求的输出并行度OV，从每一组待输出数据中提取OV比特的有效数据，完成数据并行交织。该方法存在的不足之处是，该方法在同一个时钟周期内只能存入一位数据，不足以满足交织过程中卷积编码数据流输入要求。普联技术有限公司在其专利申请文献中公开的系统中包括确定存储RAM写地址的ROM1，存储RAM读使能样式的ROM2和二个RAM组构成乒乓结构的处理单元。该系统在写入的数据达到所述数据总量后，将从第二处理单元中获取的待输入数据写入乒乓结构的另一个RAM组，并在所述第二处理单元的待输入数据写入完成之前，若所述第一处理单元的待输入数据仍未被读取完，则停止所述第二处理单元的待输入数据写入。该专利申请的系统存在的不足之处是，该系统采用的乒乓结构在第一单元的待输入数据仍未被读取完成时，存在数据写入等待问题，增加了数据流时延。对于单路高速编码数据流，需要对输入数据进行缓存，既增加了系统复杂度，又无法满足高吞吐需求。

发明内容

本发明的目的在于针对上述现有技术存在的缺陷，提供一种针对多路卷积编码的低时钟高吞吐的并行交织系统及方法。该发明通过对现有卷积编码方法和并行交织方法进行改进，在系统上解决低时钟高吞吐交织问题。

实现本发明目的的具体思路是，本发明的卷积编码方法通过生成两路打孔valid标识信号，交织方法通过根据打孔valid标识信号生成交织写入地址，避免了并串转换结构，可以降低系统最高时钟要求。本发明的交织方法通过采用双口ROM生成交织读取地址和采用双口RAM进行交织读写操作，同一个时钟周期内最高可以写入或读出两位数据，提高了同一个时钟周期内最高可以写入或读出数据的数量，可以满足交织过程中卷积编码数据流输入要求。本发明的交织系统采用根据乒乓读写选通信号选通数据和地址，构建两组结构相同的交织操作单元组，每一组交织操作单元组都可以独立地满足写入要求和读出要求，两组交织操作单元组同步交替，连续读写，不需要对单路高速编码数据流等待与缓存，可以满足高吞吐交织要求。