[发明专利]一种感算一体的激光雷达探测芯片

说明书

本发明涉及一种感算一体的激光雷达探测芯片，其特征在于，包括依次连接的检测前端、像素阵列，以及模数转换和读出电路，像素阵列包括多列像素、对应于每一列的第一总线和第二总线，以及对应于每一列的第一差分计算电容和第二差分计算电容，第一总线连接第一差分计算电容，第二总线连接第二差分计算电容，且相邻列的第一总线之间分别连接有一个第一传输门开关，相邻列的第二总线之间分别连接有一个第二传输门开关，像素阵列中的像素中包括像素内探测电路和像素内乘法电路，像素内乘法电路连接像素内探测电路以及对应的第一总线和第二总线。与现有技术相比，本发明大幅提高了探测系统的能效，降低了计算的延迟、减少了冗余数据的移动带来的带宽消耗和功耗。

技术领域

本发明涉及激光雷达探测领域，尤其是涉及一种感算一体的激光雷达探测芯片。

背景技术

激光雷达能对目标的深度方向信息进行探测。相对于传统的由电荷耦合器件或者互补金属氧化物半导体阵列构建的二维图像成像阵列，由盖革雪崩探测器阵列构成的三维图像成像阵列，能获知目标深度方向的信息，在空间探测、智能驾驶等领域有广泛的应用。激光雷达阵列探测到目标信息后，需要将数据传输到外部芯片单独进行数据处理，最终才能完成如目标检测、分类、分割等任务。在此过程中，大量冗余探测数据和数据转移带来的高延迟、低能效等缺点不可忽视。

为了能提高能效、降低延迟、降低总线带宽压力，AI视觉芯片由此出现。传统的AI视觉芯片大多以二维图像的感知为基础，并且感知端和计算端没有进行融合，仍然是通过优化计算通路、量化、稀疏化等方式对计算端优化，从探测端到计算端数据转移带来的延迟和能耗问题没有得到解决。一种高能效、低延迟、低功耗的感算一体激光雷达探测系统，是自动驾驶、航天航空等领域中亟需的，同时也具有较大的研究价值。

发明内容

本发明的目的就是为了提供一种感算一体的激光雷达探测芯片，大幅提高探测系统的能效，降低计算的延迟、减少冗余数据的移动带来的带宽消耗和功耗。

本发明的目的可以通过以下技术方案来实现：

一种感算一体的激光雷达探测芯片，其特征在于，包括依次连接的检测前端、像素阵列，以及模数转换和读出电路，所述像素阵列包括多列像素、对应于每一列的第一总线和第二总线，以及对应于每一列的第一差分计算电容和第二差分计算电容，所述第一总线连接所述第一差分计算电容，所述第二总线连接所述第二差分计算电容，且相邻列的第一总线之间分别连接有一个第一传输门开关，相邻列的第二总线之间分别连接有一个第二传输门开关，所述像素阵列中的像素中包括像素内探测电路和像素内乘法电路，所述像素内乘法电路连接像素内探测电路以及对应的第一总线和第二总线。

所述像素内探测电路包括：

盖革雪崩探测器和猝灭电路，接收到光脉冲后，转换为短时电压脉冲；

脉冲调制信号数字电路，将所述短时电压脉冲转换为脉冲宽度调制信号。

所述像素内乘法电路包括权重选择器、第一D触发器、第一门控信号生成器、第二门控信号生成器、第三门控信号生成器、第一电流源组和第二电流源组，所述一电流源组中的电流源均连接至第一总线，所述第二电流源组中的电流源均连接至第二总线，且所有电流源与总线之间均设有门控开关模块，所述权重选择器的一个输入端连接至同列上一行像素的像素内乘法电路的第一D触发器的第二输出端，另一个输入端连接至前一列同行像素的像素内乘法电路的第一D触发器的第一输出端，输出端分别连接至第一D触发器的输入端、第一门控信号生成器的一个输入端、第二门控信号生成器的输入端和第三门控信号生成器的输出端，所述第一门控信号生成器的另一个输入端连接至对应像素内探测电路的输出端，输出端连接至所有门控开关模块，所述第二门控信号生成器的输出端均连接至对应于第一电流源组的门控开关模块，所述第三门控信号生成器的输出端均连接至对应于第二电流源组的门控开关模块。

所述权重选择器的输出的权重为二进制序列，包括1位符号位和多位非符号位；