[发明专利]一种FPGA中可编程逻辑模块的连接方法、装置及电子设备

说明书

本发明公开了一种FPGA中可编程逻辑模块的连接方法、装置及电子设备，当FPGA中存在的不同可编程逻辑模块之间连接时如果存在跨越其他模块的情况，则在其他模块内部重新分配每种信号线的优先级，并按照重新分配后的优先级对每种信号线在其他模块内部进行布局，并最终实现不同可编程逻辑模块之间的连接一致性。因此，通过实施本发明，通过合理地调整分配走线资源，减少了对其他模块内部等有走线资源争夺的模块的性能的影响，保障了FPGA内部不同可编程逻辑模块之间的连接一致性，并最终达到了FPGA内部全局的最佳效果。

技术领域

本发明涉及FPGA技术领域，具体涉及一种FPGA中可编程逻辑模块的连接方法、装置及电子设备。

背景技术

高层走线的质量(RC延迟)比低层的好，但是高层走线的资源比低层的少。可编程逻辑模块CLB是FPGA(Field Programmable Gate Array，现场可编程门阵列)当中的核心模块，会占用大量的优质顶层走线资源，在横跨其他模块(IO，CLK，DSP，BRAM，CFG)时，会大量占用这些模块的高层走线，无法平衡走线资源，导致FPGA内部不同可编程逻辑器件CLB之间连接无法保持一致性。

发明内容

有鉴于此，本发明实施例提供了涉及一种FPGA中可编程逻辑模块的连接方法、装置及电子设备，以解决现有技术中横跨其他模块时，由于无法平衡走线资源导致FPGA内部不同可编程逻辑器件CLB之间连接无法保持一致性的技术问题。

本发明提出的技术方案如下：

第一方面，本发明实施例提供一种FPGA中可编程逻辑模块的连接方法，所述FPGA集成至少一个可编程逻辑模块和走线资源库，每个所述可编程逻辑模块之间通过所述走线资源库中包含的信号线连接；该FPGA中可编程逻辑模块的连接方法包括：获取所述FPGA内部所述可编程逻辑模块的数量、所述走线资源库中所述信号线的数量以及所述走线资源库中每种所述信号线的第一优先级；当所述FPGA内部存在至少两个所述可编程逻辑模块时，判断每个所述可编程逻辑模块之间通过所述信号线连接时是否跨越其他模块；当每个所述可编程逻辑模块之间通过所述信号线连接时跨越所述其他模块时，在所述其他模块内部重新分配每种所述信号线的所述第一优先级，得到每种所述信号线的第二优先级；在所述其他模块内部对每种所述信号线按照所述第二优先级进行布局，得到所述其他模块内部每种所述信号线的布局结果；基于所述其他模块中每种所述信号线的布局结果，将所述FPGA中每个所述可编程逻辑模块进行连接，所述FPGA中所述可编程逻辑模块的连接结果。

结合第一方面，在第一方面的一种可能的实现方式中，所述方法还包括：在所述其他模块内部对每种所述信号线按照所述第二优先级进行布局时，判断每种所述信号线的宽度与长度是否满足预设要求；当所述信号线的宽度与长度不满足预设要求时，根据预设插入规则在所述信号线中预设位置插入中继器。

结合第一方面，在第一方面的另一种可能的实现方式中，所述预设插入规则根据所述中继器的制造工艺确定；所述预设位置根据EDA工具计算得到。

结合第一方面，在第一方面的又一种可能的实现方式中，所述走线资源库包括所述其他模块的时序关键路径的信号线、所述可编程逻辑模块的关键信号线、所述可编程逻辑模块的其他信号线和所述其他模块的剩余信号线。