[发明专利]一种上电下电时序控制的DC电路

说明书

本发明公开一种上电下电时序控制的DC电路。包括开关电源芯片、电感、电源输入端和电源输出端，开关电源芯片的IN端脚与电源输入端连接，电源输入端通过依次串联的第一电阻和第二电阻接地，且第一电阻和第二电阻相连处连接于开关电源芯片的EN端脚，开关电源芯片的EN端脚通过第一电容接地，开关电源芯片的SW端脚与电感的一端连接，电感的另一端与电源输出端连接，开关电源芯片的FB端脚通过依次串联的第三电阻和第四电阻与电源输出端连接，第三电阻和第四电阻相连处通过第五电阻接地。本发明主要依靠在开关电源芯片上加设第一电阻和第二电阻构成分压电路，并结合第一电容充电，来完成针对上下电时序的控制工作。

技术领域

本发明涉及电子电路技术领域，尤其是一种上电下电时序控制的DC电路。

背景技术

众所周知，随着电子技术的发展,各种电子产品的电路系统的结构越来越复杂,通常需要依靠多个电源来供电,为了保证系统工作的可靠性，电源管理技术也随之越来越复杂。多电源供电的可靠性要求越来越高,其中对系统上电时序和下电时序控制是多电源系统中非常重要的技术，它直接影响到电子产品的可靠性。如果多电源供电系统的上电时序和下电时序没有控制好,会导致系统数据丢失，甚至损坏电路元器件造成系统故障，特别是在路由系列的产品中，体现的更加明显。

目前，针对路由系列产品，需要有效且合理的控制上电时序以及下电时序，具体表现为：

1、因SOC芯片不同，而SOC芯片一般都需要多路不同电压，实际情况是我们无法做到完全同时上电，有些芯片要求低电压先起来，有些需要高电压先起来，故在SOC芯片复位前，需要做好时序；

2、在掉电过程中，如果某路或某几路电压还有残压，特别对存储器件有一定的损伤，比如：系统已经不在正常工作状态（内核电压先于IO口电压掉电），导致IO口工作在无序状态，而一般存储器电压与IO口电压是同一路，这时存储器件还在正常工作，这时IO口可能对存储器件读写，导致系统程序紊乱，更有可能导致存储器件出现坏块或将数据写到坏块区间，进而导致存储器件失效或整个设备在二次启动失败。

发明内容

针对上述现有技术中存在的不足，本发明的目的在于提供一种上电下电时序控制的DC电路。

为了实现上述目的，本发明采用如下技术方案：

一种上电下电时序控制的DC电路，包括开关电源芯片、电感、电源输入端和电源输出端，所述开关电源芯片的IN端脚与电源输入端连接，所述电源输入端通过依次串联的第一电阻和第二电阻接地，且所述第一电阻和第二电阻相连处连接于开关电源芯片的EN端脚，所述开关电源芯片的EN端脚通过第一电容接地，所述开关电源芯片的SW端脚与电感的一端连接，所述电感的另一端与电源输出端连接，所述开关电源芯片的FB端脚通过依次串联的第三电阻和第四电阻与电源输出端连接，所述第三电阻和第四电阻相连处通过第五电阻接地，其，所述第四电阻并联有第二电容。

优选地，所述电源输入端分别通过第三电容和第四电容接地。

优选地，所述电源输出端分别通过第五电容、第六电容、第七电容、第八电容以及第九电容接地，其中，所述第九电容为储能电容。

优选地，所述开关电源芯片的BST端脚通过第十电容与电感相连。

由于采用了上述方案，本发明主要依靠在开关电源芯片上加设第一电阻和第二电阻构成分压电路，在上电时，结合第一电容充电，来使得开关电源芯片的EN脚位电平处于低电平，从而使得开关电源芯片开启时间后移，进而控制开关电源芯片的上电时间，进而控制路由产品的上电时序；下电时，即掉电时，则再次依靠第一电阻和第二电阻形成分压，使开关电源芯片的EN脚位电平无限接近最低使能电压，使得电源输入端的电压还未达到电源芯片最低输入电压时，开关电源芯片的工作便提前截止，从而达到加快输出电压快速下降，进而控制电路的下电时序。

附图说明

图1是本发明实施例的电路结构示意图。

实施方式