[发明专利]一种高叠层精度LTCC电路基板的制作方法

说明书

本发明公开了一种高叠层精度LTCC电路基板的制作方法，包括以下步骤：在叠层工序中，设置平面载台用于放置隔离膜和生瓷片，该载台放置于绝缘台面上；使用胶带将隔离膜固定在载台上，将第一张生瓷片的瓷面朝下与隔离膜对位后，利用静电发生器产生的静电将生瓷片吸附于隔离膜上；去掉生瓷片的背膜，此时生瓷片依靠静电吸附抑制形变，随后将其余生瓷片按照同样方法依次产生静电、对位、去除背膜，完成叠层；将胶带撕除，对堆叠完成的多层电路生瓷坯体侧壁进行点胶固定；使用真空包封袋将生瓷堆叠体及隔离膜包封后进行热压，通过共烧工艺完成LTCC电路基板的共烧处理，实现LTCC电路基板高叠层精度和提高LTCC电路基板的性能。

技术领域

本发明涉及LTCC基板领域，尤其涉及一种高叠层精度LTCC电路基板的制作方法。

背景技术

LTCC(低温共烧陶瓷)技术是一种高密度、多层布线的电路基板及封装技术，该技术利用机械或者激光打孔、通孔金属化、导体印刷、叠层、压合及烧结工艺，实现电路基板的制作。LTCC技术可以将无源元件形成于电路基板内部，并结合有源器件的表面贴装工艺，实现高密度、高集成度组件的制作，是未来电子器件集成化、模块化的首选方式。

LTCC基板的叠层过程是一个对精度要求很高的过程。单层生瓷片制作完成通孔金属化和精密走线印刷后，带有电路图形的生瓷片变得较为脆弱，尤其在去掉背膜的约束后，生瓷片会自由收缩从而产生变形，后续单层生瓷片的加工及搬运的过程加剧了生瓷片的变形量，导致叠层过程中生瓷片层间对位偏差增大，最终影响基板的电性能。同时在基板的后续组装过程中，基板层间的对位精度偏差会增大信号的传输损耗，影响组件的电性能。

现阶段，控制基板叠层精度的方法主要有两种：

方式一：通过在生瓷片上加工多个圆形工艺定位孔，使用金属销钉板和对应数量的销钉，将带有图形的生瓷片套在销钉上进行机械定位，这种方法需要先将生瓷片背膜去掉后再进行开腔和叠层，且对操作人员的手法一致性要求较高，一般适合于低频或者部分对位要求不高的高频电路基板的制作。根据不同的电路图形设计，加工过程中需要多个尺寸相同或不同的销钉板，增加了生产和管理成本。在生瓷片上设计并加工定位孔也降低了生瓷片的使用率和生产效率。

方式二：通过设计对位孔，使用自动叠层设备对位并进行叠层，叠层设备通过真空吸嘴搬运生瓷片到操作载台，然后使用CCD进行视觉对位，通过热压或者点胶的方式使生瓷片实现层间固定，这种方法对位精度相对较高，但热压时产生的压力会导致每层生瓷片均有一定的变形，基板层数较多时累计的变形量将影响甚至超出要求值范围；而点胶的方式需要先将生瓷片提前去掉背膜后搬运到载台进行点胶固定，搬运过程中生瓷片缺少背膜的支撑而加剧了变形量。

发明内容

针对上述现有技术的不足，为了能够得到更高叠层精度的LTCC基板，减小信号传输损耗，提高组件的电性能，本发明提供了一种电路基板的制作方法。该发明解决的技术问题是：克服了现有技术的不足，提供了一种利用静电发生器产生的静电，采用面施加力的方式将生瓷片吸附后再进行撕膜、边撕膜边叠层的方式得到高叠层精度LTCC基板。

为了实现上述目的，本发明提供以下技术方案：

一种高叠层精度LTCC电路基板的制作方法，包括以下步骤：

步骤一：在叠层工序中，设置平面载台用于放置隔离膜和生瓷片，该载台需放置于绝缘台面上；

步骤二：使用胶带将隔离膜固定在载台上，将第一张生瓷片的瓷面朝下与隔离膜对位后，利用静电发生器产生的静电将生瓷片吸附于隔离膜上；

步骤三：去掉步骤二中生瓷片的背膜，此时生瓷片依靠静电吸附抑制形变，随后将其余生瓷片按照同样方法依次产生静电、对位、去除背膜，完成叠层；

步骤四：将步骤二中的胶带撕除，对步骤三中堆叠完成的多层电路生瓷坯体侧壁进行点胶固定。