[发明专利]提高器件抗浪涌能力的SGT MOSFET结构、方法及结构制备方法在审
申请号: | 202310383746.4 | 申请日: | 2023-04-11 |
公开(公告)号: | CN116314337A | 公开(公告)日: | 2023-06-23 |
发明(设计)人: | 徐永年;苗东铭;杨世红;余远强 | 申请(专利权)人: | 陕西亚成微电子股份有限公司 |
主分类号: | H01L29/78 | 分类号: | H01L29/78;H01L27/088;H01L29/66;H01L29/423 |
代理公司: | 西安智邦专利商标代理有限公司 61211 | 代理人: | 王少文 |
地址: | 710199 陕西省西安市高新*** | 国省代码: | 陕西;61 |
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摘要: | |||
搜索关键词: | 提高 器件 浪涌 能力 sgt mosfet 结构 方法 制备 | ||
1.一种提高器件抗浪涌能力的SGT MOSFET结构,其特征在于:
包括衬底(1);
位于衬底(1)上表面的外延层(2);
位于外延层(2)上表面的K个沟槽(3),K为大于等于2的整数;
位于K个沟槽(3)内相应的K个底部氧化层(4),所述底部氧化层(4)为凹槽结构;
位于K个底部氧化层(4)凹槽结构内相应的K个源极多晶(5),所述源极多晶(5)的上表面低于底部氧化层(4)的上表面;
位于K个底部氧化层(4)上表面的K个中间氧化层(6);
位于K个中间氧化层(6)上表面相应的K个栅氧化层(7),所述栅氧化层(7)为凹槽结构;所述K个中间氧化层(6)和K个栅氧化层(7)均位于相应的沟槽(3)内;
分别位于K个栅氧化层(7)凹槽结构内相应的M个第一栅极(8-1)和(K-M)个第二栅极(8-2),其中,M个第一栅极(8-1)之间电连接,(K-M)个第二栅极(8-2)之间电连接,且M个第一栅极(8-1)和(K-M)个第二栅极(8-2)呈比例交错设置;
位于K个栅氧化层(7)两侧的(K+1)个阱区(9),所述阱区(9)的底部不低于第一栅极(8-1)和第二栅极(8-2)的底部;
位于阱区(9)上表面的源区(10);
位于源区(10)、第一栅极(8-1)和第二栅极(8-2)上表面的介质层;
位于介质层上且对应各源区(10)的(K+1)个源极接触孔(11),所述源极接触孔(11)的下端与相应的阱区(9)接触;
位于介质层上表面且与源极接触孔(11)连接的源极(12);
以及位于衬底(1)下表面的漏极(13)。
2.根据权利要求1所述的一种提高器件抗浪涌能力的SGT MOSFET结构,其特征在于:
所述衬底(1)、源区(10)为N+型,外延层(2)为N-型,阱区(9)为P型;
或者,所述衬底(1)、源区(10)为P+型,外延层(2)为P-型,阱区(9)为N型。
3.根据权利要求2所述的一种提高器件抗浪涌能力的SGT MOSFET结构,其特征在于:
所述M:(K-M)=1:1,或者M:(K-M)=1:2,或者M:(K-M)=1:3。
4.根据权利要求1-3任一所述的一种提高器件抗浪涌能力的SGT MOSFET结构,其特征在于:
所述介质层包括由上至下设置的BPSG层和USG层。
5.一种提高器件抗浪涌能力的方法,基于权利要求1-4任一所述的一种提高器件抗浪涌能力的SGT MOSFET结构,M个所述第一栅极(8-1)与其对应的源极(12)和漏极(13)构成第一MOS管(M1),(K-M)个所述第二栅极(8-2)与其对应的源极(12)和漏极(13)构成第二MOS管(M2),其特征在于,包括以下步骤:
1】将第一MOS管(M1)和第二MOS管(M2)并联设置;
2】通电后监测当前是否存在浪涌电流;
若不存在浪涌电流,则控制第一MOS管(M1)和第二MOS管(M2)完全导通;
若存在浪涌电流,则控制第一MOS管(M1)完全导通,第二MOS管(M2)不完全导通或者关断,或者,控制第二MOS管(M2)完全导通,第一MOS管(M1)不完全导通或者关断。
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