[发明专利]跨时钟域低电平脉冲同步电路和低电平脉冲同步方法

说明书

本发明公开一种跨时钟域低电平脉冲同步电路和低电平脉冲同步方法，同步电路包括：多路选择器、源时钟域模块和目的时钟域模块；源时钟域模块包括锁存触发器和二级同步触发器，二级同步触发器的复位端连接于目的时钟域模块的输出端，二级同步触发器的输出端连接于脉冲锁存触发器的置位端，锁存触发器用于接收并锁存源时钟域的脉冲信号；多路选择器的输出端连接于锁存触发器的输入端，锁存触发器的输出端连接于多路选择器的一个输入端；目的时钟域模块的三级同步触发器的输入端连接于锁存触发器的输出端，逻辑单元连接于二级同步触发器和三级同步触发器之间，逻辑单元用于输出同步到目的时钟域的低电平脉冲信号。

技术领域

本发明涉及电路技术领域，更具体地，涉及一种跨时钟域低电平脉冲同步电路和低电平脉冲同步方法。

背景技术

现有的脉冲跨时钟域同步电路采用的电路如图1所示，工作原理为：

A时钟域产生的脉冲信号valid为低时选通MUX的固定低电平输入端，MUX输出低电平作为或门的一个输入端，或门的另外一个输入端strobeA_clr_n初始值为0, 从而MUX的低电平输出被#1号D触发器器锁存为一个低电平信号strobeA；

strobeA的低电平被B时钟域的两个D触发器#2和#3两级同步后使得strobeB变为低电平；

strobeB低电平被A时钟域的两个D触发器#4和#5两级同步后使得strobeA_clr变为低电平；

strobeA_clr低电平经过反相器成为高电平的strobeA_clr_n；

高电平的strobeA_clr_n作为或门的输入使得或门输出高电平，或门的高电平被A时钟域的#1 D触发器锁存使得strobeA从低变高；

strobeA的高电平被B时钟域的#2和#3 D触发器两级同步后使得strobeB从低变高，这样完成了一次A时钟域的valid脉冲到B时钟域的strobeB脉冲的同步；

strobeB高电平被A时钟域的两个D触发器#4和#5两级同步后使得strobeA_clr变为高电平；

strobeA_clr高电平经过反相器成为低电平的strobeA_clr_n；

strobeA_clr_n变为低电平后可以发起新的valid脉冲开始新一轮跨时钟域同步。

现有的跨时钟同步电路采用两级触发器握手的方式实现，从波形图（图2）可以看出从步骤1）到步骤8）的过程是一次完整的脉冲同步过程，实现步骤1）到步骤8）的过程至少需要6个源时钟（clkA）周期和4个目的时钟（clkB）周期。

存在的问题为：

1、完成一次脉冲跨时钟同步所需要的总时钟周期较多，完成同步需要的时间较长，从而两次同步之间的时间间隔较长，对于实时性要求比较高的系统该结构难以满足需求；

2、要求源时钟和目的时钟必须一直活动跳变，或者源时钟和目的时钟必须交替活动跳变，至少需要满足1个clkA + 2个clkB + 3个clkA + 2个clkB + 2个clkA这样的顺序。对于非一直活动的源时钟和目的时钟的系统，满足上述活动顺序较复杂。

发明内容

本发明的目的是提出一种跨时钟域低电平脉冲同步电路和低电平脉冲同步方法，能够减少一次脉冲跨时钟同步所需要的时钟周期数，缩短连续两次同步之间的时间间隔，满足系统的实时性需要。

基于上述目的，本发明提供了一种跨时钟域低电平脉冲同步电路，包括：

多路选择器、源时钟域模块和目的时钟域模块；

所述源时钟域模块包括锁存触发器、第五触发器和第六触发器；