[发明专利]一种精度可调整及数据自整合的基带芯片架构方法

说明书

本发明公开了一种精度可调整及数据自整合的基带芯片架构方法，包括以计算阵列作为核心的基带芯片；计算阵列内部包含多个计算单元，所述计算单元用于支持不同的精度调整以实现自身精度的自调整；所述计算单元还能够根据任务和配置需要灵活切换自身数据精度，以实现在当前计算设备内接收机和发射机提高精度或者降低精度且进行灵活的自分配。本发明能同时支持当精度降低时原有位宽数据进行自整合，以提升局部计算性能，来实现精度调整时更智能化的数据传输，最终实现计算任务的精度可调整及数据自整合。

技术领域

本发明涉及一种基带芯片，具体涉及一种精度可调整及数据自整合的基带芯片架构方法。

背景技术

在现有技术方案中，也有一些基带芯片架构可以实现不同精度的数据处理，但是它们往往需要使用不同的硬件设计来支持不同的精度需求，造成了硬件的浪费，并且无法实现动态精度的自适应。另外，现有技术方案中很少有支持自整合数据的架构，也就无法提高局部计算性能。

目前一些数字信号处理器(DSP)和现场可编程门阵列(FPGA)的技术方案，可以实现不同精度的数据处理和自适应调整。但是，这些方案需要使用不同的硬件设计来支持不同精度的需求，造成硬件浪费，同时，这些方案不支持自整合数据，也就无法提高局部计算性能。

现有技术的缺点主要包括以下几个方面：

精度固定：现有技术中，一般需要使用不同的硬件设计来支持不同精度的数据处理，不能实现动态精度的自适应。

资源浪费：现有技术中，需要使用不同的硬件设计来支持不同精度的需求，造成硬件浪费，增加系统成本。

数据传输效率低：现有技术中，没有自整合数据的功能，无法提高局部计算性能，从而影响整体数据传输效率。

应用受限：现有技术中，往往只能应用于特定的场景，无法适应多样化的应用需求。

综上所述，现有技术方案存在很多问题和局限性，难以满足不同应用场景的需求，需要更加灵活、高效的解决方案来解决这些问题。

发明内容

为了解决上述问题，本发明提供一种精度可调整及数据自整合的基带芯片架构方法，本发明提出的基带芯片架构方案可以灵活切换数据精度，实现动态精度的自适应，从而避免了硬件浪费，提高了计算效率，同时，本发明提出的方案还支持自整合数据，提高了局部计算性能，从而提高了数据传输效率，本发明的目标是解决计算任务的精度可调整及数据自整合问题，以实现发射机和接收机的性能最优化，并满足更广泛的应用需求。

本发明是通过以下技术方案来实现的：一种精度可调整及数据自整合的基带芯片架构方法，包括以计算阵列作为核心的基带芯片；

计算阵列内部包含多个计算单元，所述计算单元用于支持不同的精度调整以实现自身精度的自调整；

所述计算单元还能够根据任务和配置需要灵活切换自身数据精度，以实现在当前计算设备内接收机和发射机提高精度或者降低精度且进行灵活的自分配；

基带芯片的工作流程包括以下几个步骤：

S1、数据输入步骤：

将需要进行处理的数字信号输入到基带芯片中；

S2、精度自适应步骤：

用于根据输入数据的精度以及当前计算任务的需要，动态的调整计算单元的精度；

S3、计算处理步骤：

将输入数据送入计算阵列中，计算阵列内部的多个计算单元同时进行计算处理；

S4、自整合数据步骤：

当计算单元精度降低时，原有位宽数据进行自整合，从而提高局部计算性能，优化数据传输效率；