[发明专利]一种资源节约型短链结构时间数字转换器及其转换方法

说明书

本发明属于时间测量技术领域，公开了一种资源节约型短链结构时间数字转换器及其转换方法，利用延迟单元与转换电路搭建本地振荡器，将输入信号在持续的高电平时间内每隔固定的时间间隔对输出状态进行翻转；本地振荡器造成电平产生翻转的时间已知，利用TDL TDC获取最后一次翻转的时间，通过记录本地振荡器的翻转次数得到起始时刻与最后一次翻转时的时间。本发明提供的资源节约型短链结构时间数字转换方法线性度好，完全避免了由于跨多个资源块所引入的线长不一致而导致的非线性问题；资源节约型短链结构时间数字转换器结构简单灵活，资源消耗低、利用率高；鲁棒性好，可以直接在不同通道甚至器件之间移植，可以在线更正温度引起的漂移。

技术领域

本发明属于时间测量技术领域，尤其涉及一种资源节约型短链结构时间数字转换器及其转换方法。

背景技术

目前，时间数字转换器(Time to Digital Converter，TDC)作为一种具有皮秒级精度的时间测量工具，被广泛应用于各种领域，包括生物医学、通讯工程等。简单的TDC可以通过直接统计高频时钟的变化数量来实现，然后这种方式受限于时钟频率，通常在纳秒级。

现有TDC依据实现方式可以分为基于模拟方案的TDC和基于数字方案的TDC。基于模拟方案的TDC包括时间-幅值转换或时间拉伸。这些方法一方面在实现上引入了模拟量，而模拟量容易受到噪声的干扰，导致测试结果容易受到噪声干扰；另一方面，这些方法单次测量时间往往高于待测时间间隔，即较长的转换时间，从而导致过长的死时间，进而无法进行高频次测量。因此，尽管基于模拟方案的TDC可以实现较好的非线性性能，甚至亚皮秒级的时间分辨率，但它们并不常见。相反，基于数字方案的TDC更加流行，因为它们可以更快地部署和迭代(在FPGA上)，具有更加紧凑的硬件结构，灵活性好，更能忍受噪声干扰。

第一个数字解决方案是插值方案，即Nutt方法，其基本思想是利用多个延迟单元(在FPGA中通常为进位模块)对系统时钟进行内插。在Nutt方法中，待测时间被分为“粗”时间和“细”时间两个部分，“粗”时间直接利用高频系统时钟获得，即统计待测时间间隔内系统时钟的变化数量；“细”时间是将一系列延迟单元串联在一起，形成一条长链(也称为抽头延迟线，Tapped Delay Line，TDL)，内插在系统时钟之间，通过统计链中延迟单元被触发的数量来得到。“细”时间的测量可以通过码密度测试得到TDL链中每个延迟单元所能造成的延迟时间，而这些单元的触发数量可以直接通过测量获取，因此“细”时间的值可以得到。结合“粗”时间和“细”时间可直接计算出最终的时间间隔。

该方法的前提是要求TDL链上每一个延迟单元具有相同的延迟时间，而这也决定了测量的时间分辨率。然而，这些延迟单元的特性容易受到器件固有缺陷、电压和温度动态变化等的影响，导致了严重的非线性问题。此外，每一个延迟单元的固有延时由其制造工艺决定，不能被修改，因此，一旦确定了硬件平台，TDC的时间分辨率就确定了。为了解决这些问题，已经提出了众多方法，主要可以分为多链平均拓扑、游标方法、bin-to-bin校准以及WaveUnion架构。

尽管上述方法能够提高TDC某些方面的性能，但它们往往需要有所牺牲，进而导致其它问题。例如多链平均拓扑结构会占用更多的资源。游标方法虽然可以极大地缓解设备本身存在的非线性缺陷，提高时间分辨率，甚至超过延迟单元固有的时间延迟，但其本身需要更多的逻辑资源和更长的转换率，导致更长的死时间。bin-to-bin校准方法只能缓解延迟单元的非线性问题，而且其扩展性较差，当改变通道位置或者更换硬件平台时，都需要进行重新处理，降低了鲁棒性。WaveUnion方法虽然节约资源，但是需要复杂的环形振荡器设计，其性能取决于延迟单元之间的不均匀性。然而，随着半导体制造工艺的提升，这种不均匀性时下已经不严重了。