[发明专利]环形游标时间数字转换器中最先跳变信号输出电路

权利要求书

1.一种环形游标时间数字转换器中最先跳变信号输出电路，其特征在于，包括n级电路结构，每一级电路结构中包含一个D触发器，n个所述D触发器的复位端均连接RST复位信号，第一与门AND1至第n与门ANDn的输入端均连接所述RST复位信号，第一与门AND1的输入端连接D触发器1的输出端，第二与门AND2的输入端连接D触发器2的输出端，依次类推，第n与门ANDn的输入端连接D触发器n的输出端，第一与门AND1的输出端连接第二与门AND2的输入端，依次类推，第n-1与门ANDn-1的输出端连接第n与门ANDn的输入端，第n与门ANDn的输出端连接所述第一与门AND1的输入端，其中，第n与门ANDn的输出信号与Q0输入信号相与后输入所述D触发器1的时钟控制端，第一与门AND1的输出信号与Q1输入信号相与后输入所述D触发器2的时钟控制端，依次类推，第n-1与门ANDn-1的输出信号与Qn-1输入信号相与后输入所述D触发器n的时钟控制端，以实现只有最先发生低电平向高电平跳变的输入信号输入到其对应的D触发器的时钟控制端，所述对应的D触发器的反向输出端输出的是高电平信号，其他D触发器的反向输出端输出的均为低电平信号，其中，n为大于1的整数；所述D触发器1的时钟信号数据输入端D接地，主输出端Q输出C0信号，所述C0信号输入第一与门AND1，所述D触发器1的反相输出端 输出信号，所述D触发器1的时钟控制端连接第n+1与门ANDn+1的输出端，所述第n+1与门的输入端分别连接Q0输入信号和第n与门ANDn的输出信号，D触发器2的时钟信号数据输入端D接地，主输出端Q输出C1信号，所述C1信号输入第二与门AND2，所述D触发器1的反相输出端输出信号，所述D触发器2的时钟控制端连接第n+2与门ANDn+2的输出端，所述第n+2与门的输入端分别连接Q1输入信号第一与门AND1的输出信号。

2.如权利要求1所述的环形游标时间数字转换器中最先跳变信号输出电路，其特征在于，

在Q0输入信号至Qn输入信号为周期信号的情况下，其周期T满足以下公式：∆t * n ≤T，其中，∆t为相邻信号时间间隔，n为输入信号的个数。

3.如权利要求1所述的环形游标时间数字转换器中最先跳变信号输出电路，其特征在于，

当n=4时，Q1输入信号最先出现上升沿跳变，经过第六与门AND6后输出D触发器2的时钟控制信号CLK1上升沿跳变，D触发器2的主输出端Q输出信号C1由高电平转变为低电平，第一与门的输出信号Y1为高电平，第二与门AND2的输出信号Y2跟随C1由高电平转变为低电平；

D触发器3的输入信号Y2与还未跳变的Q2经过第七与门AND7输出D触发器3的时钟控制信号CLK2低电平，D触发器3的主输出端Q输出信号C2保持高电平不变；

由于C2保持高电平不变，D触发器4的输入信号Y3随Y2变化且存在一级逻辑门延迟，D触发器1经过一圈后同D触发器3和D触发器4一样变化，最终仅输出高电平，其余全为低电平。

4.根据权利要求3所述的环形游标时间数字转换器中最先跳变信号输出电路，其特征在于，

当Q1跳变之后，Q2紧跟Q1跳变，Q1上升沿跳变经过D触发器2输出C1，C1在经过第二与门AND2后得到Y2，Q1到Y2经过了三级逻辑门延迟，延迟时间记为∆t₁，Q2紧跟Q1上升沿跳变，Q1和Q2之间的延迟记为∆t₂，∆t₁和∆t₂满足以下关系：∆t₁∆t₂。