[发明专利]一种节点路由路径优化方法及装置

说明书

本申请提供一种节点路由路径优化方法及装置，涉及集成电路及计算机辅助设计技术领域。所述节点路由路径优化方法，包括：对FPGA布线数据进行预处理，更新所有连线的权重以及FPGA互联的权重表；以分割最小分割尺寸为分割目标进行初始分割，获得分割结果；根据所述分割结果再次更新FPGA互联的权重表，优化布线路径，较大程度优化了分割结果，大幅提升了系统性能。

技术领域

本申请涉及集成电路及计算机辅助设计技术领域，具体涉及一种节点路由路径优化方法及装置。

背景技术

大型的设计需要多块现场可编程门阵列(FPGA)互联才能容纳并验证，FPGA原型验证系统支持对大型的设计进行分区。现有技术的系统中，由于FPGA的物理连线数目有所限制，并非所有的FPGA之间均可两两互联通信，可能导致分割结果不优、系统性能大幅降低。

发明内容

有鉴于此，本说明书实施例提供一种节点路由路径优化方法及装置，较大程度优化了分割结果，大幅提升了系统性能。

本说明书实施例提供以下技术方案：

一方面，提供了一种节点路由路径优化方法，包括：

对FPGA布线数据进行预处理，更新所有连线的权重以及FPGA互联的权重表；

以分割最小分割尺寸为分割目标进行初始分割，获得分割结果；

根据所述分割结果再次更新FPGA互联的权重表，优化布线路径。

在一些实施例中，在对所述FPGA布线数据进行预处理之前，所述方法还包括：

读入所述FPGA布线数据并进行语法解析，读入用户自定义分组信息、节点信息、每个节点所对应的原设计模块名信息、节点之间的线网连接信息、预先指定的划分标准信息，其中，所述节点信息至少包括每个节点占用的资源数、每个节点的触发器器件或时钟器件信息。

在一些实施例中，对FPGA布线数据进行预处理，更新所有连线的权重以及FPGA互联的权重表，包括：

根据节点属性信息更新所有连线的权重，当连线的驱动节点为触发器器件、时钟器件或具有预设数量load节点时，赋予该连线预设权重值，其中，所述预设权重值高于驱动节点为非触发器器件、非时钟器件或未达到所述预设数量load节点的连线。

在一些实施例中，以分割最小分割尺寸为分割目标进行初始分割，包括：

根据连线的权重从小到大的排序进行先后分割，以切割最少连线数目为目标函数进行分割，其中，所述最少连线数目为两节点之间路由路径最短的连线数目。

在一些实施例中，更新所有连线的权重以及FPGA互联的权重表之后，还包括：

对更新后的节点部分进行聚类合并，并在所述初始分割后，将聚类过程中合并的节点还原。

在一些实施例中，根据所述分割结果再次更新FPGA互联的权重表，优化布线路径，包括：

根据分割结果，将跨FPGA的连线分类为第一类连线和第二类连线，所述第一类连线为跨FPGA之间有直连的互联线，所述第二类连线为跨FPGA之间无直连的互联线；

将所述第一类连线使用的FPGA互联线固定，并根据布线情况更新FPGA互联的权重表；

对所述第二类连线进行排序，基于排序结果对每条路径执行路由路径优化算法，并根据优化结果更新FPGA互联的权重表。

在一些实施例中，对所述第二类连线进行排序，包括：