[发明专利]一种半带FIR滤波器电路结构

权利要求书

1.一种半带FIR滤波器电路结构，其特征在于，包括：

对称移位寄存器链，用于存储滤波器运算所需数据量；

乘加逻辑运算存储模块，计算滤波器公式中每一阶的运算结果，将每一阶的运算结果根据位宽大小相近的为一组，两两相加后存储在对应寄存器中；

累加存储模块，通过n步累加来得出最终输出结果，即通过流水线结构实现在几个时钟周期内得出最终结果。

2.如权利要求1所述的半带FIR滤波器电路结构，其特征在于，所述对称移位寄存器链包括(n+1)个依次串联的D触发器和[(n-1)/4]个加法器，符号[]表示向上取整；

第一个加法器的一个正输入端接第一个D触发器的输入端，另一个正输入端接第(n+1)个D触发器的输出端；

第二个加法器的一个正输入端接第三个D触发器的输入端，另一个正输入端接第(n-1)个D触发器的输出端；

...；

第[(n-1)/4]个加法器的一个正输入端接第[(n+1)/2]个D触发器的输入端，另一个正输入端接第[(n+1)/2+1]个D触发器的输出端。

3.如权利要求2所述的半带FIR滤波器电路结构，其特征在于，所述对称移位寄存器链输出[(n-1)/4]+1个输出结果，前[(n-1)/4]个输出结果分别从每个加法器的输出端输出，第[(n-1)/4]+1个输出结果从第[(n+1)/2]个D触发器的输出端输出。

4.如权利要求3所述的半带FIR滤波器电路结构，其特征在于，所述乘加逻辑运算存储模块包括[(n-1)/4]+1个乘法器、（[(n-1)/4]+1）/2个加法器和（[(n-1)/4]+1）/2个寄存器，所述对称移位寄存器链输出的每个输出结果分别输入一个乘法器中，每两个乘法器的输出端和一个加法器的输入端相连，每一个加法器的输出端与一个寄存器的输入端相连。

5.如权利要求4所述的半带FIR滤波器电路结构，其特征在于，所述累加存储模块包括[（[(n-1)/4]+1）/4]+1个加法器和[（[(n-1)/4]+1）/4]个寄存器，一个加法器和一个寄存器相连，所有的寄存器输入至最后一个加法器中，最后一个加法器输出y[n]。