[发明专利]算术运算电路无效
申请号: | 85104133.7 | 申请日: | 1985-05-30 |
公开(公告)号: | CN1003962B | 公开(公告)日: | 1989-04-19 |
发明(设计)人: | 前岛英雄;堀田多加志;增田郁朗;岩村将弘;栗田公三郎;上野雅弘 | 申请(专利权)人: | 株式会社日立制作所 |
主分类号: | G06F7/50 | 分类号: | G06F7/50 |
代理公司: | 中国国际贸易促进委员会专利代理部 | 代理人: | 沙捷,吴磊 |
地址: | 日本东京都千*** | 国省代码: | 暂无信息 |
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摘要: | |||
搜索关键词: | 算术 运算 电路 | ||
1、一种算术运算电路,包括输出相应于多个要进行算术运算的数字信号位的“与”信号的第一装置;输出相应于多个要进行算术运算的数字信号位的“异或”信号的第二装置;以及一个进位传输电路,其特征在于所说进位传输电路包括:
a)一个输出节点;
b)第一和第二电位节点,
c)一个双极型晶体管,其集电极一发射极通路连接在上述输出节点和上述第一电位节点之间,
d)第一阻抗元件连接在上述第二电位节点和上述双极晶体管之基极之间,至少在由所说算术运算电路进行算术运算期间,在上述第二电位节点和上述基极之间形成电流通路,
e)第二阻抗元件连接在上述第二电位节点和上述输出节点之间,至少在算术运算期间,在第二电位节点和输出节点之间形成电流通路,
f)一个场效应晶体管(FET)电路,通过控制上述第二电位节点和第一电位节点之间电流通路的形成,控制所说双极晶体管的“通”“断”(ON/OFF)状态,所说FET电路包括:
第一场效应管,其栅极与上述第一装置的输出连接,第二场效应管,其栅极与上述第二装置的输出连接,和第三场效应管,其栅极与进位输入端连接,
上述第一,第二和第三场效应管的源漏极通路连接在上述第一电位节点和所说双极晶体管的基极之间。
2、如权利要求1所述的算术运算电路,其特征在于所说第一阻抗元件是一个MOS晶体管,以其源-漏通路串接在所说第二电位节点和所说的双极型晶体管的基极之间。
3、如权利要求1所述的算术运算电路,其特征在于所说第二阻抗元件是一个MOS晶体管,以其源-漏通路串接在所说第二电位节点和所说输出节点之间。
4、如权利要求2所述的算术运算电路,其特征在于所说第二阻抗元件是一个MOS晶体管,以其源-漏通路串接在所说第二电位节点和所说输出节点。
5、如权利要求4所述的算术运算电路,其特征在于分别构成所说第一和第二阻抗元件的所说MOS晶体管的栅极相互连接,以接收一个共同的栅极控制信号。
6、如权利要求1所述的算术运算电路,其特征在于所说第二电位节点连到一个电源的第一端,并且所说第一电位节点连到电源的第二端。
7、如权利要求5所述的算术运算电路,其特征在于所说第二电位节点连接到一个电源的第一端,并且所说第一电位节点连接到该电源的第二端。
8、如权利要求1所述的算术运算电路,其特征在于所说第一和第二阻抗元件包括电阻。
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