[其他]半导体集成电路的图形设计方法和器件

说明书

本发明涉及一种半导体集成电路的图形设计方法以及由该方法制造的器件，更确切地说，是涉及对根据被称作标准单元法的逻缉大规模集成电路的电路图形设计方法所进行的改进。

近来，半导体集成电路的精细图形技术使逻缉大规模集成电路（逻缉LSI）可以在每个芯片上制成几个到几万个门电路。另一方面，对各种各样为满足客户特殊要求而特别定做的逻缉LSI的需求也增加了。这些专门订货的逻缉LSI同一些通用LSI，如大规模存储集成电路相比，生产的批量很小，但要求在很短的时间内完成从设计到产品发货的整个生产周期。

生产这种完全订做的LSI必需从在芯片上设计和布置晶体管的位置开始，最优化的设计决定于芯片面积利用率和电路特性的综合效益，但是，这样一种完全订货性设计是有缺点的，它一般需要长达半年以上的设计周期，对已经最优化了的芯片设计进行修改的灵活性低。因此，已经提出了一些方法，如门阵列和标准单元方法，以便在较短的周期内发展具有设计上灵活性的订货性LSI。

在门阵列方法中，只要在一块库存的已经预先做好了晶体管的硅片上按电路网络的要求进行布线即制成所订做的逻缉LSI。这样，制造客户电路所必须的掩膜版大约只有制造整个LSI的掩膜版数量的三分之一。

标准单元的方法利用了预先限定的单位电路的图形一单元，单元相当于逻缉门，如与非门，或非门，反相器，触发器等。这些单元的图形做为一个程序库存储在计算机系统里，采用计算机辅助设计（CAD）的方法根据单元的布置和单元之间的相互连接而实现LSI芯片的设计通路，同时制出了各种LSI用的整套掩膜版。

标准单元法有以下特点：（a）象晶体管那样的电路元件的电特性和图形的信息已经很好地编制在CAD系统的程序库里，可以获得对LSI芯片设计的有效控制;（b）做为结果，芯片设计中容易发生的错误减少了;（c）与门阵列方法相比，芯片面积的利用率更高。由此，标准单元法在芯片设计方面有相当大的自由，不需要电路元件的专门知识也可以进行设计，减小了LSI发展中所冒的风险。

图1是按照标准单元方式进行的一个示例性布置和连线的示意图。参看图1，不同类型的单元1在半导体衬底2上按行排列。它们基本上是由一些同样高度的矩形框所组成，但对不同种类，一般其宽度不相同。这些单元由导线3相互连接，这些导线形成并分布在相邻两行之间的区域内（有时称之为连线沟道）。每一个单元1都有一个预先限定好的电路元件的图形，如晶体管和内部导线层的图形。图2A框图内显示一个示例性CMOS（互补型金属-氧化物-半导体）2输入端与非门逻辑的图形，图2B是它相应的等效电路。参见图2A，2输入端与非门单元占据了由虚线100表示的基本为矩形的虚拟框所限定的一个区域。该框的尺寸约为几十～一百微米的等级。电路元件如MOS晶体管P₁P₂、N₁和N₂都做在框内，为外部连线所制成的节点则伸展到框100之外。斜线区域表示铝（Al）导线层，如I₁和I₂表示接收输入信号的节点，OT表示输出节点，BVDD和BVSS是分别连接正负电压源VDD和VSS的总线。

为了便于更好的理解，图2C和2D对图2A中的图形的形状做了进一步的说明。图2C显示了MOS晶体管P₁、P₂、N₁和N₂的块图形状，图2D显示了连接晶体管的内部导线层，包括总线BVDD和BVSS的图形。参看图2C，P型区101（被实线101′所包围）和N型区102（被实线102′所包围）在方框100中通过向该处选择注入P型或N型杂质的方法而形成。101和102之外的区域被一厚绝缘层覆盖（未示出），如一般被称为“场氧化物层”的氧化层。一对由多晶硅构成的栅电极103和104跨过P型区和N型区101和102而形成，在栅电极和P型区，N型区之间各有一层薄的绝缘层（未示出），如被称为“栅氧化层”的氧化层，在101和102区上形成。这样，就制成了在P型区101的P沟道MOS晶体管P1和P2和在N型区的N河道MOS晶体管N1和N2。P型区101和N型区102中各形成有一附加区109和110，下文中称之为总线接触区，它们分别同以下将说明的在其中形成的总线BVDD和BVSS相连。