[其他]数字通讯系统用的码错检测电路

说明书

本发明涉及到数字通讯系统中用的码错检测电路，在该系统中，使用了有限差异的二进制分组码。

上述这种类型的线路从名为“频率”（Frequenz）的杂志，（1980年34卷、第二期，第45页）中可以见到，这种电路被认为是继所谓的“工作数字总和”下面简称RDS）之后的一种新型电路，“工作数字总和（RDS），”也称为累积差异，如果该工作数字总和数大于或小于所允许范围内的数值时，就输出一个错误脉冲。5B6B码是电路中7个允许使用的不同的RDS值中的一个，可将它们和两个限量相比较。这种已知的解决方法要求数字电路有一个有效数位，还要求有比较大的功率消耗。

为了避免存在的这些缺点，同一文章中也指出一种模拟错误检测电路，然而，这种模拟错误检测电路存在着模拟技术中人们一般都知道的缺点，因此，并不是很受欢迎的那种电路。

因此，本发明的目的是给出一种在数字累加系统中用的错码检测电路，使用的是有限差异的二进制分组码，与现有技术中的相比，它不需要很复杂的电路就能实现，而且电路的功率消耗也比较低。

本发明是一种用于数字通讯系统中的码错检测电路，其中使用的是有限差异分组码，码错检测电路的特征是：在该电路中有一个输入电路10，分析电路11和复位电路12，该输入电路10可以从接收到的二进制信号产生两列脉冲，规定第一列脉冲的脉冲检测位处于接收到的二进制信号的偶数位置上，且脉冲为正，规定第二列脉冲的脉冲检验位处于奇数位置上，且脉冲为负;当上述两列脉冲的脉冲数彼此相差一个予定值时，该分析电路11输出一个码错脉冲;当分析电路11输出一个码错脉冲之后，复位电路12输出信号控制分析电路11，使其复位到初始状态，以便再检测新的码错脉冲。

现在根据实践中的实例和它的附图，对本发明做详细地说明，其中：

图1是按照本发明，说明电路的逻辑框图;

图2是解释用的表示几列时钟脉冲和信号脉冲。

通过图1表示的按照本发明实现的电路，现以5B6B码的差异特微为例来说明本发明。本发明还可以用另外有限差异二进制分码组来实现。几乎并不需要用到这些有关码的具体差异特微，只是因为在检测中要判断是否接收到包括一个错码的二进制信号，才具体举例说明的。在现有技术中，还可以用本发明的这种新电路检验接收到的二进制信号，以便决定该信号在差异方面是否与参考码相一致，然而，并不需要知道接收到的二进制信号的工作数字总和具体是多少，的确，只需要知道的是两个辅助信号的特微，这两个辅助信号的特微是在接收到的二进制信号中出现的，因此，在两个辅助信号的特微中也包含了与信号差异相关的信息，从而，本发明与工作数字总和相比，在电路方面可以较容易地检查到码错。

图2中的b列表明二进制信号的一例，用来解释在图1中表示的电路逻辑，根据本发明前面提到的辅助信号是从数据信号得到的，这些辅助信号是脉冲列S1和脉冲列S2，在图2中用c列和d列表示，然后对检测的码错进行分析。它们的形成方法如下：以二进制信号的任何一位码为起始点，检验每列中的第二位码，确定是否为正，如果第二位码是正的，则对这些正位码中的每一个都在脉冲列S1中产生一个脉冲。相应地，可对其他位码的每个第二位码进行检验，确定它是否为负，如果是负的，则这些负位码中的每一个都在S2列脉冲中产生一个脉冲。为了在这两个次序不连贯的位码量之间提供语言学上的区别，下面将把一个位码量的位数规定为位于偶数位置上，把其他位码量的位数规定为位于奇数位置上，如图2中的a列表明，将二进制信号的位数连续地编码，用来做为命名位码的基础，在这个实例中，在下列二进制信号的偶数位置上，即在位置2、8、14、16、18、20、22和24上的位码是正的，如图2中的c列所示的脉冲列S1，这个脉冲列中的每个脉冲都精确地处于这些位置上，在图2中b列用字母c表示的二进制信号在奇数位置3，13，17上的位码是负的，如图2中d列所示的脉冲列S2，其中每个脉冲都精确地处于这些奇数位置上，如下面所叙述的，将这两列脉冲放在一块，代表接收到的二进制信号的差异特征，用参考码的差异特征来检验这两列脉冲，从而测定错码。