[其他]具有埋置接点的集成电路制造工艺

说明书

本发明涉及集成电路制造工艺。

本发明特别是涉及金属氧化物半导体（MOS）集成电路制造工艺。

本发明特别是涉及互补型金属氧化物半导体（CMOS）集成电路制造工艺。

本发明特别是涉及具有200埃或更薄的栅氧化层厚度的金属氧化物半导体（MOS）集成电路。

当集成电路逐渐地按比例缩到越来越小的尺寸时，需要按比例缩小的参数之一是栅氧化层厚度。即，对于具有4至5微米沟道长度的金属氧化物半导体（MOS）集成电路通常使用800至1000埃的栅氧化层，而对于具有2至3微米沟道长度的金属氧化物半导体器件则通常使用400至600埃的栅氧化层，当沟道长度的尺寸按比例缩小到小于2微米时，就必须按比例将栅氧化层的厚度缩小到300埃或者更小。尤其是，对于具有接近，微米沟导长度的晶体管，合乎要求的栅氧化层厚度变成小于200埃，实际上接近100埃。在这样薄的栅氧化层里，一个单个的疵点或杂质就极可能成为致命伤，这样，当器件按比例缩小时，栅氧化层的完整性变成是关键性的问题。

当按比例缩小器件时，使栅氧化层的完整性成为比较关键的比缩经济性中一个进一步的要素是这样一个简单的事实，即在超大规模集成电路（VLSI）的比例尺寸并且总的芯片面积增大时，当器件按比例缩小到较短的沟道长度时，则在芯片上的总的栅氧化层面积可能增大，这样，栅氧化层的完整性又是一个关键性的参数。

另一个在栅氧化层完整性上增加压力的进一步发展的要素是使用多个阈值电压注入。即，在标准的互补型金属氧化物半导体（CMOS）的工艺过程里，使用二个分离的阈值电压注入是很常见的。在先进的N沟道金属氧化物半导体工艺过程里，合乎要求的是使用三个阈值电压注入，然而，对于任何一种注入，将栅氧化层曝光往往会降低其完整性。注入物在直接曝光的栅氧化层部分往往会引起物埋损伤。类似地，如果非常易损坏的栅氧化层太接近地曝光在等离子体中，则在等离子体腐蚀阶段，它也会受到辐射线损伤的破坏。而且，由于氧化物涂层本身是一种电介质，当未完全加工好的芯片暴露在大气中时，由于静电力，它会粘附浮置的小颗粒。

在超大规模集成电路（VLSI）加工期间，要使栅氧化层保持完整性的另一个重要因素来自使用埋置的接点。埋置的接点是这样的接点，其中，形成集成电路图案的第一层多晶硅直接与沟道区域接触，也就是（一般地）直接与源极区或漏极区的延伸部分接触。在先进的互补型金属氧化物半导体工艺过程里，由于需要非常频繁地将n⁺源极/漏极连接到p⁺源极/漏极上去，非常希望有埋置的接点。如果未备有埋置的接点，要这样做，一般必需用短金属接触沟道与沟道，或者接触沟道与多晶硅，用金属跨接片来连接两个金属接点，这就导致面积大量地损失，并随之降低元件密度。因为金属接点必需通过很厚的隔层电介质，它们一般很大，这样就大大恶化了电路设计的几何条件，这是特别不利的。

不仅在互补型金属氧化物半导体（CMOS）里，而且在N沟道金属氧化物半导体（NMOS）里（或者类似的技术，比如叠层互补型金属氧化物半导体（CMOS）都希望使用埋置的接点;它还很有希望具有不需要任何侵入到金属层内而直接将多晶硅连接到沟道上，或者能够仅通过第一层多晶硅将沟道和沟道相连的能力。这对于高密度N沟道金属氧化物半导体（NMOS）电路设计，诸如微处理机、微型电子计算机和静态存储器特别有利。在许多应用中，使用埋置的接点也能为加工工艺提供较多的好处。此处，它们不再需要使用双层金属。亦即，此处栅层次有低的面电阻（例如，此处，这个层次使用硅化物的多晶硅或耐熔的金属）。埋置的接点使栅层次有可能用作完全独立的互联层，这样，在某些应用里，这种栅层次不再需要第二个金属层。在栅阵列和半定制电路（即使用标准元件设计的电路）里是特别有利的。然而，它对于许多其他的应用也是有用的。

然而，埋置接点工艺过程的主要困难是它们往往会损伤栅氧化层的完整性，也就是说，埋置接点工艺过程的全部优点是，也可用作栅极的第一多晶硅层，可以用来接触沟道，这意味着栅氧化层本身必需在第一层多晶硅淀积之前形成图案，因为这个薄的氧化层必需存在于多晶硅区域的下面，它起金属氧化物半导体（MOS）栅极的作用，而决不能存在于这个同样的第一层多晶硅将与沟道接触的地方的下面。由于如上所述栅氧化层是易损坏的，这样，在埋置接点的工艺过程里就存在一个根本的困难。

因而，本发明的目的在于提供一个能够构成埋置接点而不损坏栅氧化层的完整性的集成电路制造工艺。