[其他]高抗干扰多功能触发器

说明书

本项发明属于基本电子电路，涉及到一种新型触发器。

触发器是数字脉冲电路中常用到的一种逻辑单元电路，现有集成化触发器有R-S触发器、D触发器和J-K触发器等。经过不断地实践和改进一般认为主从式J-K触发器最有优越性，它实际上是在主从式R-S触发器的基础上加两条反馈控制线而构成的，由于它具有同步触发信号控制（J，K），无约束条件，功能具有置“0”，置“1”，“保持”，“翻转”，且工艺成熟，功能价格比合理，因而是目前大量生产和广泛使用的一种集成化触发器。然而它的本身却具有致命的弱点即一次翻转问题。所谓一次翻转即在一个时钟周期内无论输入到J和K的信号如何变化，触发器的输出状态最多只能变化一次。这就大大地降低了触发器的抗干扰能力，当干扰信号在采样触发信号之前输入到J、K端就会引起整个电路的运行失误，因而大大限制了主从式J-K触发器的应用。造成这个致命弱点的原因是电路本身的结构，其主从式的结构限定了主触发器中有一个自锁定的基本R-S触发器，其控制门在Cp＝“1”时始终是打开的，而且在一个时钟周期内触发器的两个同步信号控制端总有一端是被封死的。有人提出去掉反馈线以克服一次翻转，这就会使触发器的输入控制端有了约束条件，限制了它使用的灵活性。有人提出边沿式主从J-K触发器的改进方案，从原理上似乎是个理想方案，但它实际上附加了非常规工艺要求，因而给制造生产上带来很大的难度，因而不利于广泛推广应用。目前应用的另一种触发器，即D触发器，它在Cp＝“1”时有维持阻塞作用，因而具有较强的抗干扰能力，但它通常是单控制 端触发、使用范围窄，且功能也不完善。

本项发明的目的就是设计一种具有高抗干扰能力，又具有J-K触发器多功能优点的新型触发器，其基本构思是具有J-K触发器的结构特点，同时又具有D触发器维持阻塞结构特点，而不增加工艺生产上的难度，这就需要在线路结构上做较大的改动。其基本构思是在主从式J-K触发器的结构上去掉主触发器自锁定的基本R-S触发器，再配上重新设计的采样控制门电路，时钟选通门电路和维持控制门电路组成，其中维持控制门电路设置在基本R-S触发器和采样控制门电路之间，且受cp的控制。

下面结合附图进一步说明本项发明目的是如何实现的。

图一是本设计的电原理图。

图二是时序控制下的各级波形图。

图三是集成化内板图（参考）。

从图1看出，与非门7、8组成一个基本R-S触发器，与非门3、4、5、6组成一个维持控制门电路，与非门1、2组成同步触发信号采样控制门电路，非门8组成时钟控制电路。采样控制门电路的两个与非门（1，2）均具有三个控制端（Cp，Q，Q，S_D，R_D），一个同步触发信号采样输入端（J或K），其输出端分别接在维持控制电路的输入端（即与非门3、4的输入端）。维持控制门电路设置在R-S触发器和采样控制门电路之间起维持阻塞作用，其中与非门5和6的输出端直接与R-S触发器的采样控制端（R，S）相连，并通过反馈控制线接与非门3和4的输入端。时钟控制门电路包括一个反相器（8），时钟信号（Cp）加在采样控制门1和2的控制端，并通过反相器将反时钟控制信号（cp）加在与非门5和6的 控制端。

将该原理图与主从式J-K触发器和维持阻塞式D触发器相对照不难发现，该电路既具有原态Q、Q控制采样门（反馈控制）和反相时钟双重控制的主从式J-K触发器的特点，又具有维持阻塞式D触发器的维持置“0”线（图一中门“6”输出至门“4”输入的连线）和维持置“1”线（门“5”输出至门“3”输入的连线），因而它兼有主从式结构和维持阻塞结构两者的特点，也就兼有两者的优点。其空翻现象的克服是靠拆除了主从式结构的主触发器的两条互锁线来实现的，增加维持置“0”线和维持置“1”线则是为了弥补拆除互锁线所带来的触发不可靠性。其工作过程是这样的：当Cp＝“1”时，则cp＝“0”，此时门5和门6的输出均为“1”，从而打开门3和门4，使得门3和门4的输出随着触发输入的变化作相应的变化。如果触发有干扰，则门3和门4亦会有所响应，但由于cp＝0封死了门5和门6，因而此时的干扰在触发器输出不会造成任何影响，仅仅在Cp下跳之前的瞬间2tpd之内（tpd为一级门的传输延迟时间），要求触发输入J和K不变化（或不受噪声干扰），此时的触发信号在Cp下跳的瞬间便将触发器置成确定的状态。这就使得触发器受噪声干扰的可能性大大降低了。下面我们仍以图1的实施例，画出各级有延迟的波形图（见图2），对了解该触发器克服一次翻转现象，提高抗干扰能力将会更有帮助。