[其他]具有微分脉冲编码调制器的数据简化电路

说明书

本发明如权项1前序中所述，涉及用于简化数字视频信号比特数的不同脉冲编码调制器的数据简化电路。这种数据简化电路曾在“Elektrisches    Nachrichtenwesen”期刊一九八四年第五十八期中的一篇文章中（第447页至第449页）予以描述过。该文作者估计，原有技术的方案可以使时钟频率达到约10MHz，而且通过采用2-μm    CMOS（互补金属氧化物半导体器件）技术，可以用单片集成电路予以实现。但是，2-μm几何条件的CMOS处理方法，目前还只限于在实验室中研究和开发，因此，它不适于进行半导体装置的大量生产。除此而外，假如这种数据简化电路要应用于电路中，用以消除电视图象的闪烁现象，约为10MHz的最高可能时钟频率亦嫌不足。因此，这就需要得到更高的时钟频率，其频率约为17MHz至20MHz。

在原有技术方案中，时间临界回路（限制最高时钟频率）包括一个减法器，一个加法器，一个限制器和一个数字转换器。本回路必须在时钟信号的一周期内，完成所需要的计算。如果相应地使用快速加法器和减法器单元，在原有技术方案中，仅需要大约100ns。

因此，本发明要解决的问题，就是要改进时间临界回路，从而取得较短的计算时间，与约17至20MHz的预计时钟频率相吻合。这是一个深思熟虑的选择，因为整个电路要比原有技术的回路更复杂，且比原有技术电路带有更多的分支电路。本发明解决了计算时间问题，使处理速度比原技术方案提高了近两倍。这一优势是通过去掉时间临界回路中的加法器和限制器来取得的，所以，后者仅包括减法器和数字转换器。

从有关本发明的下述描述和附图中，还会体现出更多的优点。

图1：本发明的一个实施例的框图;

图2：图1分支电路的较佳实施例的框图。

图1的框图表现了本发明的一个实施例，它包括作为输入数据（即数字显示信号）的输入e，其比特数要从例如8减至4。在原技术方案中，输入数据被馈入第一个延迟元件V1，其输出被耦合入第一个减法器S1的被减数输入端。从第一个减法器S1输出后，通过第二个延迟元件V2，又进入到第二个减法器S2的被减数输入端。按照本项发明特点（见图1），按时钟信号频率变化的输入数据被馈入第三个减法器S3的被减数输入端，其输出被送入第一个延迟元件V1的输入。

第二个减法器S2的输出，被耦合入数字转换器q的输入，该转换器可以按照原技术所述设计，即最好是一个含有16个值的量化表的只读存储器，其输出一方面通过代码转换器cw输出，作为数据简化输出信号rv，另一方面又与第三个延迟元件V3的输入直接相连。本发明之根本旨意就在于，使数字转换器q与第三个延迟元件V3直接相连。因为，这样就可以去掉在原技术方案中需要以加法器和限制器，从而在时间临界回路中，节省出大量计算时间。第三个延迟元件V3的输出，通过第一个系数为2^-1的乘法器m11，与第二个减法器S2的减数输入相连。

第一个加法器a1的输出，通过第一个系数为2^-2的乘法器m21，被耦合入第一个减法器S1的减数输入端;通过第四个延迟元件V4和第二个系数为2^-1的乘法器m12，被耦合入该第一加法器的第二个输入端;又通过第五个延迟元件V5，被耦合入第二个加法器a2的第一个输入端。

第二个加法器a2的输出，通过垂向预测器vp和第六个延迟元件V6，被馈入第三个加法器a3的第一个输入端。该加法器的输出，又通过第七个延迟元件v7和第三个系数为2^-1的乘法器m13，与其本身的第二个输入相连接。该输出还直接与第三个减法器S3的减数输入相连，并通过第八个延迟元件v8，与第二个加法器a2的第二个输入相连。

由第一到第七v1……v7每个延迟元件造成的延迟，等于时钟信号的周期;第八个延迟元件v8的延迟，是时钟信号的四倍。

图2是图1垂向预测器vp的较佳实施方案。在信号流程方向，第九个延迟元件v9的延迟，比电视图象一个行的持续时间短五个时钟信号周期。在它的后面，紧接着第四个加法器a4和第二个系数为2^-2的乘法器m22，第九个延迟元件v9的一个输出通过第十个延迟元件v10与第四个加法器a4的第二个输入端相连。由第十个延迟元件v10所造成的延迟，也与时钟信号的周期相等。