[发明专利]产生频率可数字分级调整的模拟信号的频率合成器电路

权利要求书

1、产生频率可数字分级调整的模拟信号(fs)的频率合成器电路，其中按下述顺序级联了产生基准信号(fr)的一个基准振荡器(ro)，一个相位比较器(dp)，一个模拟低通滤波器(tp)，和一个电压控制振荡器(VO)(=VCO)，其中的相位比较器由VCO(VO)控制，此合成器电路的特征在于下列特点：

相位比较器(dp)是数字电路，它的两个输入端上加的是数字信号，输出的边是数字信号；

基准信号(fr)加到相位比较器(dp)的时钟输入端和其输出端连到相位比较器(dp)的第一输入端的数字累加器(ac)的时钟输入端。

确定信号(fs)频率的数值(d)加到累加器(ac)的输入端；

VCO(VO)，除了提供信号(fs)，它还产生代表信号(fs)相位的一个数据信号(Vp)，并将其加到相位比较器(dp)的第二输入端；

VCO(VO)是具有等距时间间隔抽头的一个可变延迟器件，或是其延迟元件至少提供部分信号抽头连接到相位比较器(dp)的第二输入端的一个可变延迟线。

2、如权利要求1中所要求的频率合成器电路，其特征在于，延迟线连接成一个环形。

3、如权利要求1中所要求的频率合成器电路，其特征在于，可变延迟器件或可变延迟线构成自动控制系统的一部分，它在信号（fs）的周期中调整各个抽头信号的总延迟。

4、如权利要求1、2和3中任何一条所要求的频率合成器电路，其特征在于，仅将累加器（ac）的输出信号的最高有效位送到相位比较器（dp）。

5、如权利要求1、2和3中任何一条所要求的频率合成器电路，其特征在于，延迟器件或延迟线的抽头并行地连接到相位比较器（dp），这些并行线的数目等于由累加器（ac）的最高有效位所决定的信号状态的数目。

6、如权利要求1、2和3中任何一条所要求的频率合成器电路，其特征在于如下特性：

连接形成环形的可变延迟线是一个环形振荡器，

具有15个非时钟驱动的级联的双反相器（i），其开关延迟可调整。

具有抽头，每个抽头连接在两个相邻双反相器之间并且还有抽头连接到第一个双反相器的输入端和最后一个双反相器的输出端，

具有一个5输入端与非门（nd），其输入端连到第5到第9个双反相器输出端的抽头（5……9）上，其输出被送到第一个双反相器（i）的输入端，

16个电压抽头上的信号是用作数据信号（Vp）或基准相位（rp）的16根并行线的控制信号。

7、产生频率可数字分级调整的模拟信号（fs）的频率合成器电路，其中按下述顺序级联了产生基准信号（fr）的一个基准振荡器（ro），一个相应比较器（dp），一个模拟低通滤波器（tp）和一个电压控制振荡器（VO）（＝VCO），其中的相位比较器由VCO（Vo）控制，其特点如下：

相位比较器（dp）是数字电路，两个输入端加的是数字信号，输出也是数字信号;

信号（fs）加到相位比较器（tp）和其输出连到相位比较器（dp）的第一输入端的数字累加器（ac）的时钟输入端;

确定信号（fs）频率的数值（d）送到累加器（ac）的输入端;

基准振荡器（ro）提供一个数据信号，它代表基准信号（fr）的相位，即基准相位（rp），并加到相位比较器（dp）的第二输入端;

基准振荡器（ro）是具等距时间间隔抽头的可变延迟器件，或是其延迟元件至少提供部分信号抽头连接到相位比较器（dp）的第二输入端的可变延迟线。

8、如权利要求7中所要求的频率合成器电路，其特征在于，延迟线连接成一个环形。

9、如权利要求7中所要求的频率合成器电路，其特征在于，可变延迟器件或可变延迟线构成自动控制系统的一部分，它在基准信号（fr）的周期中调整各个抽头信号的总延迟。

10、如权利要求7、8和9中任何一条所要求的频率合成器电路，其特征在于，仅将累加器（ac）的输出信号的最高有效位送到相位比较器（ap）。

11、如权利要求7、8和9中任何一条所要求的频率合成器电路，其特征在于，延迟器件或延迟线的抽头并行地连接到相位比较器（ap），这些并行线的数目等于由累加器（ac）的最高有效位所决定的信号状态的数目。