[发明专利]在流水线数据处理系统中对俘获微地址重新排队的方法和装置

说明书

本发明总的来说涉及数据处理系统，特别是涉及用于实现流水线和微编程数据处理系统的装置和方法。该装置和方法使当前执行的微指令序列中断并去执行一个具有较高优先权的程序，然后，返回到该中断时正在执行的程序序列。

参看图1，图中示出了一种典型的数据处理系统。数据处理系统包括至少一个中央处理机或子系统10（或11）、至少一个输入/输出装置或子系统13（或14）、主存贮器或子系统15和用于连接多个装置或子系统的系统总线19。根据存贮在软件或固件中的程序指令序列，中央处理机处理成组的逻辑信号。逻辑信号组一般存贮在存贮器中，程序本身通常也存贮在存贮器中。输入/输出装置在该数据处理系统和需要连接到该数据处理系统的终端设备、大容量存贮器、通讯设备以及其它装置之间提供接口。为了使数据处理系统初始化、控制测试和诊断程序并在该系统运行之后用作一个终端设备，可以把一个操作台装置连接到中央处理机。通过在数据处理系统的子系统之间进行连接所提供的系统总线提供了一种用于改变该数据处理系统配置以适应各种处理需要的方便的技术手段。

在如图1中所示的数据处理系统中，对数据信号组的实际处理是在通常称为一个程序的一组相关指令的控制下发生的。这些指令是按顺序被执行的。下面参看图2a，图中示出了根据相关技术对一系列指令的执行情况。在第一个时间间隔T_o期间，由中央处理机子系统执行指令1。在第一个指令执行以后，在该序列中的下一指令2由中央处理机子系统在第二个时间间隔T_o期间执行。指令2一完成，数据处理机就在时间间隔T_o期间处理指令3。为了保持顺序地执行指令，用于由该数据处理机执行任何指令的时间间隔需要有一个预定的长度。如果用于一个指令的执行时间可以具有可变的长度，那末在中央处理机中必需包括复杂的装置，以便配合在中央处理机和该数据处理系统的其它子系统之间的数据信号组的交换。因此，用于执行三个指令的时间一般为基准时间周期的三倍。可以清楚地看出，基准时间间隔必须具有足够的持续时间，以便能够执行指令系统中最长的指令。

为了使数据处理系统能更快地运行，已经发明了一种技术用于把对一个指令的执行分成对多个指令段的执行，通过以适当方式配置执行这些段的装置。可以以一种重叠方式实现对指令的执行。这种技术称为指令系统的“流水线”执行。尽管执行每一个流水线指令所占用的时间周期长于执行一个非流水线指令的时间周期，但由于具有把一个指令分成指令段所需要的附加装置，所以，一个指令流还是能以比未分段指令所可能的更快的速度被执行。在图2b中示出了把一个指令分成多个段的情况。可以理解每个段都涉及在中央处理机中一个分开单独操作的组成部分。根据在数据处理系统设计中众所周知的方法，寄存器和门电路把执行一个特定段的各组成部分的操作分隔开。用于每个段的子间隔t_o必需具有足够的时间周期，以便能够执行每组装置中的所有可能出现的段。

下面参看图2c，图中示出了可以通过利用流水线技术对一个序列的指令执行中最后得到的速度上的提高。现在，指令1在等于n个时间t_o的新的（可能较长的）时间周期T_o′中完成了。其中，t_o是用于执行每个指令段所需要的子间隔，n是用于执行每个指令所需的指令段的数量，在该序列中的下一指令-指令2从指令1开始后的一个子间隔t_o开始。在该序列中的第3个指令-指令3再从其后的一个子间隔t_o开始。每个指令的执行都可能增加这一段时间。但是，一旦用于完成第一个指令的那个最初时间间隔过去，则每个子间隔t_o之后都完成一个指令。因此，对于一个指令序列来说，即使执行单个指令占用的时间可能增加，但执行该序列却可以加速。

下面参看图3，图中示出了用于对一个指令序列实现流水线执行的中央处理机的配置。该中央处理机分成指令子单元31、相关的控制器32、执行 子单元33和高速缓冲（或本机）存贮器子单元34。高速缓冲存贮器子单元34连接到系统总线19上，并且在控制器32的控制下通过系统总线与数据处理系统的其它子系统交换逻辑信号组。执行子单元再在控制器32的控制下实现对由正被执行的指令所确定的数据信号组的处理。指令子单元31接收要执行的指令，并对工作可以用来控制中央处理机10的操作重排格式。该重排格式的指令或至少是其中的部分加到控制器32上，从而构成数据处理机10的逻辑单元的配置，以便执行由该指令确定的操作。