[其他]时序逻辑控制仪无效
| 申请号： | 87205966 | 申请日： | 1987-03-31 |
| 公开（公告）号： | CN87205966U | 公开（公告）日： | 1988-03-23 |
| 发明（设计）人： | 韩江洪;张维勇;蒋建国 | 申请（专利权）人： | 韩江洪;张维勇;蒋建国 |
| 主分类号： | B05B19/08 | 分类号： | B05B19/08 |
| 代理公司： | 电子工业部专利服务中心 | 代理人： | 徐晶 |
| 地址： | 安徽省合肥市*** | 国省代码： | 安徽;34 |
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| 摘要： | |||
| 搜索关键词： | 时序 逻辑 控制 | ||
【权利要求书】：
1、一种由计时器控制的时序逻辑控制仪，其特征在于电路中包括随机存储器RAM，RAM写入和地址码压缩电路。
2、根据权利要求1所述的时序逻辑控制仪，其特征在于其RAM写入电路是由两个3到8译码器〔26〕、〔27〕，每路一个D触发器〔47〕至〔54〕和一个三态门〔39〕至〔46〕组成，译码器〔26〕的输出Q0至Q7接各路D触发器的R端，译码器〔27〕的输出端Q0至Q7接各路D触发器的S端，三态门受写入信号的控制，将D触发器的输出状态送回存储器数据线。
3、根据权利要求1所述的时序逻辑控制仪，其特征在于地址码压缩电路包括时压缩和分压缩电路，时压缩电路由两个或非门〔31〕、〔32〕组成，或非门〔31〕的一根输入线〔55〕和或非门〔32〕的一根输入线〔56〕相连；分压缩电路是一片4路2选1多路选择器。
4、根据权利要求3所述的时序逻辑控制仪，其特征是随机存储器RAM的容量仅为2K，就能对不长于24小时的周期实现以分为时间单位的逻辑控制。
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