[发明专利]编码译码方法

说明书

本发明涉及编码译码方法，特别涉及错误校正码的编码译码方法。图1是用来实施例如1973年9月20日株式会社昭晃堂发行的“编码理论”等中所示的里德·所罗门（REED·SOLOMON）码的编码译码方法的已有的编码译码电路图。在图中，编码时的信息符号的输入端与编码时的延迟用移位寄存器5及校验子（Syndrome）计算电路9的各输入端相连。编码时的码字的输出端2与编码时的信息部分和校验符号部分的输出转换开关6中的一转换端相连接。译码时的接收字的输入端3与译码时的延迟用移位寄存器7和校验子计算电路9的各输入端相连接。译码时的被校正的信息符号的输出端4与有限域的加法电路8的输出端相连接。译码时的延迟用移位寄存器5的输出端与输出转换开关6相连接。译码时的延迟用移位寄存器7的输出端与加法电路8的一输入端相连接。又，加法电路8的另一输入端和错误数值计算电路13的输出端相连接。校验子计算电路9的输出端与校验符号计算电路10和错误位置多项式、错误数值多项式导出电路11的各输入端相连接。该校验符号计算电路10的输出端和输出转换开关6的另一转换端相连接。错误位置多项式、错误数值多项式导出电路11的输出端与错误数值计算电路13和用以求出错误位置多项式的根的链式的算法电路12的各输入端相连接。该链式的算法电路12的输出端和错误数值计算电路13的输入端相连接。整个编码译码电路的控制电路14与输出转换开关6，校验子计算电路9，校验符号计算电路10，错误位置多项式、错误数值多项式导出电路11，链式算法电路12和错误数值计算电路13分别相连接，并控制开关及各电路。

图2为图1的校验子计算电路9的详细电路图。在图中与门18的一输入端与在编码时的信息符号、在译码时的接收字的输入端15相连接，其另一端输入与在编码时用以使校验符号部分为0的控制信号的输入端16相连接。又，该输入端15和与门18用8根导线相连。又，“与”电路18的输出端和t个的有限域（finite field）的加法电路19的一输入端分别相连接。该t个的加法电路19的各另一输入端分别和t个的有限域的常数乘法电路（Xα⁰），（Xα′），……（Xα^t-1）20的各输出端相连接。且，该t个的加法电路19的各输出端分别和t个的校验子计算用寄存器21的各输入端D相连接。该t个的校验子计算用寄存器21的各输出端Q分别与t个的常数乘法电路（Xα⁰），（Xα¹），……，（Xα^t-1）20的各输入端和校验子输出用3态缓冲器22的一输入端相连接。又该t个的3态缓冲器22的各输出端与校验子输出端17相连接。控制电路23的一输出端分别和t个的校验子计算用寄存器21的各输入端R及三态缓冲器22的另一输入端相连接。

图3为编码动作的流程图。

已有的编码译码电路其构成如上所述，故对已有的编码译码方法用上述编码译码电路加以说明。

在图1中，在进行编码的场合，如图3的流程图所示，在步骤502中从输入端1输入要编码的信息符号。

接着，进入步骤503，将信息符号输入到校验子计算电路9，根据信息符号计算校验子。又，信息符号也输入到编码时的延迟用寄存器。在步骤504中从校验子计算电路9输出的校验子被输入到校验符号计算电路10，进行校验符号的计算。

接着，在步骤505中从编码时的延迟用移位寄存器5所输出的信息符号通过输出转换开关6将码字输出到输出端。当信息符号的输出一结束则由来自控制电路14的控制信号将输出转换开关6转换到校验符号计算电路10，将校验符号输出到码字输出端2，以完成码字的输出，结束编码。

关于上述说明中的校验子计算，参照图2进行说明。在计算校验子的场合，首先通过将来自控制电路的控制信号加到校验子计算用寄存器21的输入端R，使校验子计算用寄存器21清零。其后，从控制信号输入端16输入“高”电平的信号，其后使与门18打开，并从输入端15输入要计算校验子的接收字或信息符号的数据。通过有限域的乘法电路20及有限域的加法电路19从输入的数据来计算校验子，并将其存贮到校验子计算用寄存器21。在只输入信息符号时，在相当于校验符号的部分中从控制信号输入端16输入“低”电平信号，使与门18关闭，使相当于校验符号的符号全部变为“0”。计算出的校验子经校验子输出用3态缓冲器22，依次输出到输出端17。