[发明专利]电荷耦合器件

说明书

本发明涉及一种n相-电极/位或脉动相位型（ripple    phase    type）可变存贮量的电荷耦合器件，它包括一个一半导体本体，靠近或在一个表面有一电荷移动通道和一个位于该表面上的时钟电极系统，该时钟电极系统可以联接到这样的时钟电压装置上，通过它使一行n个连续电极中，可调数量的存有信息并与未存信息的空位置交替的毗连存贮位置可被感应。

这种器件特别可从已公布的供公众查阅的第0099931号欧洲专利申请中得知。

对于一个具有SPS（串行/并行/串行）配置的存贮设备，本发明尤其特别重要，但本发明的重要性不限于此，这种存贮器可以有效地用于例如存贮电视图象的场合，在此情况下，信息以串行的方式输入，并且在规定存贮时间后，必须仍以串行方式读出，正如M·J·M·Perlgrom等人在I·E·E·E消费者电子学学报1983年8月第CE-29卷第3期242-248页上“一个数字场存贮器电视接收机”一文中特别叙述的那样，由于每个位元只需一个电极，使其信息密度极高，故CCD存贮器对这些应用和另一些应用具有吸引力。与其他存贮器例如随机存取存贮器（RAM）相比，就芯片表面而言，这类CCD存贮器相对地是较小的。

前面提到的欧洲专利第0099931号申请揭示了一个具有可变存储量，即其可存贮的位数是可调的CCD存贮器，在前面提到的在所用存贮器必须同时适用于625行系统和525行系统的电视应用中，特别需要这种可变存贮器，若采用固定存贮量的普通CCD存贮器，其存贮量只适于625行系统。这意味着对于525行系统，存贮器的若干条线将不含有效信息。第0099931号欧洲专利申请（参照它的图14和图15）介绍了一个6相一极/位CCD，它在保持一极位工作方式的同时，以每组6个电极形成两个空位置而不是通常的单个位置来进行压缩，结果使其存贮量减少一个因子4/5。

对于图4-6所示采用最大存贮量的实施例，由于空位置也同时位移，此中介绍的方法有一个缺点，就是存贮信息以两倍的速度穿越存贮器。因此串行寄存器的频率不得不加倍，实质上，在这个众所周知的装置中，存贮时间与存贮量是不成比例的，人们往往期望并行部分以及串行寄存器中的时钟频率都保持实际上的恒定，本发明特别为此目标提供这样一个一极/位CCD，其中存贮量可以用简单的方式改变而无需同时改变时钟频率，并且其穿越时间与存贮量按比例变化。

本发明的电荷耦合器件的特征是提供这样的装置，通过它，在一组n个连续电极上，可以改变加到其中至少一个电极上的时钟电压的相位而保持该时钟电压的和加到该组其他电极时钟电压相对于加到毗连电极上的时钟电压的频率不变。结果使本器件这部分电荷的移动时刻由上述时钟电压的相位确定。

正如将从附图说明中可以看到的，由于相位变化，在每组n个存贮位置中可以形成一个空位置，这样每n个存贮位置的存贮量就从（n-1）减为（n-2）。于是当时钟频率保持不变时，每一电荷群的穿越时间也就相应改变。因此，电荷群在存贮器中的总逗留时间按存贮量成比例地减少，串行寄存器中的时钟频率可以保持恒定。

一个具有为改变存贮量而不需独立时钟的特殊优点的简单实施例，其特征在于：提供转换装置，通过该装置，使每组n个接续电极中，至少有一个电极可联接到第一点（该点加有与加到本组另一电极的时钟电压相同的时钟电压）以及可连到加有时钟电压的第二点，在本行中仅形成一个空位置。

下面将参照一个实施例以及所附简图更全面地描述本发明，图中

图1是一个10相-极/位SPS存贮器的电路简图。

图2是用于图1所示的SPS存贮器的时钟发生器的电路图。

图3是根据本发明构成的这种SPS存贮器的部分截面图。

图4和图5是在工作期间加到图3所示器件的时钟电压。

图6和图7表示图3所示器件工作期间所出现的电势分布。

图1是一个包含本发明的电荷耦合器件的SPS存贮器的平面示意图。该装置包括一个串行输入寄存器2，一个串行输出寄存器3和一个位于输入寄存器2和输出寄存器3之间并包括大量毗连的寄存器4的并行部分。按寄存器中箭头指示的信息传输方向而言，在串行输入和输出寄存器中是水平的（从左到右），在并行部分是垂直的（从上到下）。信息可以从串行寄存器2的输入端引入，如箭头5所示。一旦串行寄存器2满了，信息便被并行地送到并行部分4，其后可再次填充输入寄存器。存贮在并行部分4的信息可以从上到下地进行传输，并且在底部转送到串行寄存器3，输出信号可在输出端6读出。