[发明专利]数字先进先出存储器

说明书

本发明涉及一种先进先出（FIFO）存储器，它具有绝缘栅场效应晶体管和n个并行信号通道的存储单元阵列，所述通道的输入端连接于存储器的数据输入端，而其输出连接于存储器的数据输出端，每一信号通道包括m个串联的相同存储单元，每个单元具有一启动输入且时钟信号以下述方式施加于存储单元，即按信号流的方向邻接的存储单元一个接一个地成为传导的。举例说这类FIFO存储器在美国专利3，708，690号文件上曾有说明。

在先有技术方案中，存储单元由一个电平再生器及其随后的传输晶体管组成。电平再生器由两个晶体管组成，它们的受控电流通路并联于时钟输入端和传输晶体管的受控电流通路之间。该传输晶体管的电流通路的另一端连接于下一存储单元的一个电平再生器晶体管的栅上，并通过一个电容器连接于时钟信号的参照点，而另一个电平再生器晶体管的栅连接于时钟输入端，并且传输晶体管的栅是启动输入。

这一先有技术的FIFO存储器以及本申请人的在本申请的提交日之前未发表的EP-A243528（ITT案例B.Ciebel等人8-2）上的FIFO存储器是完全由从单基时钟信号得到的时钟信号操作的。

相反，本发明的目的是提供一种改进的FIFO存储器，其输入FIFO存储器的输入数据流以一输入数据率通过FIFO存储器移动，使其输出数据流的输出数据率瞬时异于其输入数据率，可是这两个数据率在时间平均值上相等，从而可以不同的数据率对FIFO存储器同时地进行读和写。

优于上述美国专利中描述的先有技术方案，本发明有一个类似于先有申请所提出的优点，即可省去上述电容器，以便缩小FIFO存储器在集成电路片上的总面积。

参照附图将对本发明作更详细的说明，其中，

图1是单元阵列及其存储器单元的三种不同的电路变型实施例的电路原理图;

图2所示为图1的单元阵列及其输入多路分配器;

图3是图1的单元阵列及其输入多路分配器，以及图1c所示的存储单元的输出多路转换器;

图4是对应图3的单元阵列，但其存储单元部分参见图1d或1e;

图5是一个具有N沟道晶体管的时钟脉冲驱动器的实施例电路图;

图6是为输出多路转换器提供时钟脉冲信号的环形计数器的实施例电路图;

图7是为输入多路分配器提供时钟脉冲信号的环形计数器的实施例电路图;

图8是一个CMOS时钟脉冲驱动器的实施例电路图;以及

图9是当m＝n＝4时出现于图3和图5至7的配置的信号波形族。

在n个可能的并行信号通道中，在电路原理图图1a中给出了通道b1，b2，bn-1，bn。信号通道b1包括第一存储单元c11，第二存储单元c12，倒数第二个存储单元c1m-1，以及最后一个存储单元c1m。第二个信号通道b2中相应的存储单元由参照符c21，c22，c2m-1，c2m表示，而倒数第二个信号通道bn-1中的相应存储单元由c（n-1）1，c（n-1）2，c（n-1）（m-1），c（n-1）m表示，并且最后一条信号通道bn中的相应存储单元由cn1，cn2，cnm-1，cnm表示。所有这些存储单元形成了单元阵列zf。

与信号通道中全部m个等序单元相关的是一系列时钟脉冲驱动器tt……，其时钟脉冲输出ta连接于相关的存储单元的启动输入。由此，时钟脉冲驱动器tt1与全部第一存储单元c..1相联，时钟脉冲驱动器tt2与全部第二存储单元c..2相联，时钟脉冲驱动器ttm-1器与全部倒数第二存储单元cn（m-1）相联，而时钟脉冲驱动器ttm与全部最后的存储单元c..m相联。

如图1b所示，每一时钟脉冲驱动器tt..具有数据可用输入线ve，数据可用输出线va，数据请求输入线re，以及数据请求输出线ra，时钟脉冲驱动器（例如时钟脉冲驱动器tt2）的数据可用输入线连接于紧接在前面的时钟脉冲驱动器（即时钟脉冲驱动器tt1）的数据可用输出线va。时钟脉冲驱动器（例如时钟脉冲驱动器tt1）的数据请求输入线re连接于后继时钟脉冲驱动器（即时钟脉冲驱动器tt2）的数据请求输出线ra。基础时钟脉冲信号g1被加到时钟脉冲驱动器tt..的时钟脉冲输入端，以发送输出信号ta。

图1c是存储单元的第一种变型的原理电路图。传输晶体管t的后面是电平再生器D。在附图中，为简化起见将它们结合于一小方块中。