[实用新型]高速数/模、模/数转换器

说明书

本实用新型涉及一种改进的数／模、模／数转换器装置，适用于电子技术领域尤其是需要高速工作的场合，将数字信号转换成模拟信号或进行相反的转换。

现有的数／模、模／数转换器每完成一次转换，都要花费一定时间，缩短这一时间，就能提高转换速度，但这与提高转换精度是相矛盾的，目前还没有找到有效的解决方法。因此，按现行方案设计制造的数／模、模／数转换器、高速度与高精度难以俱全，仍不能满足许多场合的要求。

本实用新型的目的是提供一种高速度与高精度可以俱全的数／模、模／数转换器装置，其转换速度与转换精度并不相互矛盾，可视需要分别确定。

现有转换器本质上都属于串行工作方式，即转换是逐次进行的，只有在某次转换圆满完成后，才能正确地开始另一次转换，其间要白白等待一段时间，从而导致了速度与精度之间的矛盾。若在某次转换完成前就开始另一次转换，使两次转换在工作时间上有部分重迭，则单位时间内所能完成的转换次数比逐次进行转换的转换次数要多，也即转换速度要高。基于这种考虑，本实用新型设计的转换器装置由多个相同的单元转换器和步序信号产生器组成。各单元转换器的输入端和输出端均采用总线方式连接，而其转换启动端和输出控制端与步序信号连接后构成一个闭合回路，在步序信号控制下，各单元转换器轮流启动转换过程并轮流输出转换结果。每路步序信号既作为某个单元转换器的转换启动信号又作为其相邻单元转换器的输出控制信号，这种连接方式使各单元转换器在工作时间上可以有效地相互重迭，从而提高了转换速度。单元转换器是在现有转换器的基础上增加某些接口电路而成的，由现有转换器完成全部转换工作，接口电路主要实现转换启动信号的变换及转换结果的输出控制。步序信号产生器由计数器和译码器组成，计数器的模等于所含的单元转换器个数。译码器对计数器的每个状态进行译码，输出的步序信号分别送至各单元转换器。若假定步序信号高电平有效，则其前沿作为转换启动信号的有效沿，其高电平作为输出控制信号的有效电平。计数器的时钟每作用一次，就有一路步序信号变为有效，就会启动一次转换过程并输出一次转换结果，故时钟脉冲的重复频率与该转换器装置的转换速度在数值上相等，时钟脉冲可作为同步信号使用。

本实用新型涉及的转换器装置是用数量来换取高速的，即用多个相同的低速转换器来构成一个等效的高速转换器，这样能较彻底地解决速度与精度之间的矛盾，其最高转换速度与所含的单元转换器个数呈线性关系，而其转换精度与单元转换器的完全相同。该转换器装置最适于集成化，以缩小体积、降低功耗、提高可靠性。

下面结合附图详细介绍该转换器装置的组成及工作原理。

图1是单元数／模转换器的原理方块图。

图2是高速数／模转换器的原理方块图。

图3是单元模／数转换器的原理方块图。

图4是高速模／数转换器的原理方块图。

图中的箭头表示信号流向，其它各种符号及其表示的意义对照如下：

UDAC_j第j个单元数／模转换器

SC_j第j个单元数／模转换器中的锁存器

D／A_j第j个单元数／模转换器中的数／模转换电路

MK_j第j个单元数／模转换器中的模拟开关

UADC_j第j个单元模／数转换器

DW_j第j个单元模／数转换器中的单稳触发器

ADC_j第j个单元模／数转换器中的现有模／数转换器

STM_j第j个单元模／数转换器中的三态门

S_j第j路步序信号，其高电平有效

K_j第j路转换启动信号，其上升沿有效

C_j第j路输出控制信号、其高电平有效

j        下标变量，其值为j＝1，2，3……n

÷n        模n计数器

Q_i模n计数器的第i位

i        下标变量，其值为i＝1，2，3……m

y_M译码器

D        数字信号或其构成的总线

A        模拟信号或其构成的总线

CP        时钟脉冲信号