[发明专利]用于双母线微机系统的延迟高速存贮器写操作启动电路

权利要求书

1、一种微型计算机系统，包括一个具有读未命中操作的处理器一个通过CPU本地总线与上述处理器相连的超高速缓冲存贮器子系统和一个通过包括上述的本地总线在内的手段与上述的处理器和超高速缓冲存贮器子系统相连的主存贮器；上述的超高速缓冲存贮器子系统包括一个超高速缓冲存贮控制器和一个超高速缓冲存贮器，以及在上述的读未命中操作期间由上述的处理器和超高速缓冲存贮器子系统控制的装置，用于在上述的处理器确定的一个时间内把数据从上述的主存贮器传送到上述的本地总线上，以及从上述的本地总线上传送到上述的处理器中，上述的微型计算机系统的特征在于：

与上述超高速缓冲存贮控制器和上述超高速缓冲存贮器相连并对一个写使能信号作出响应的延迟逻辑装置，该写使能信号由上述超高速缓冲存贮控制器产生并在上述确时间前结束，在上述的读未命中操作期间，用于产生一个相对于上述写使能信号延迟了的信号，以生成一个写入上述超高速缓冲存贮器的超高速缓冲存贮器写使能信号，从而在上述确定时间，在上述主存贮器内的数据被转送到上述超高速缓冲存贮器上。

2、一种在读未命中操作之后产生一个延迟了的超高速缓冲存贮器写状态从而提高系统对速度较低的存贮器元件的容许程度的微型计算机系统，包括：一个包含一个超高速缓冲存贮器子系统，一条把上述的超高速缓冲存贮器控制器和超高速缓冲存贮器连至一个处理器的CPH本地总线，一个通过系统总线与上述的本地总线相连的主存贮器，以及

在上述的读未命中操作期间由上述的处理器和超高速缓冲存贮器子系统所控制的装置，用于在上述处理器确定的一个周期内从上述的主存贮器向上述的本地总线传送数据以及从上述的本地总线向上述的处理器传送数据，上述的微型计算机系统的特征在于：

对在上述的读未命中操作期间由上述的超高速缓冲存贮器控制器引起的超高速缓冲存贮器写状态作出响应的延迟逻辑装置，用于延迟超高速缓冲存贮器写使能信号，

上述的延迟逻辑装置包括：

（a）对上述的读未命中操作期间由上述的超高速缓冲存贮器控制器产生的系统总线读状态和上述的超高速存贮器控制器的写使能输出端上述超高速缓冲存贮器写使能信号作出响应的装置，用于在一个写使能端产生一个相对于上述的写使能信号延迟了的信号，上述的写使能信号在上述的预定周期之前结束，

（b）一个逻辑门，其第一输入端与上述的超高速缓冲存贮器控制器的上述写使能输出端相连，第二输入端与上述的写使能端相连，其输出端与上述超高速缓冲存贮器的一个写使能输入端相连，上述的逻辑门对上述的超高速缓冲存贮器写使能信号和上述的延迟了的信号作出响应，在上述的超高速缓冲存贮器输入端产生一个延伸到上述的预定时间的超高速缓冲存贮器写使能信号，

（c）用于延迟来自上述的超高速缓冲存贮器控制器的片选信号的传输的缓冲装置，该缓冲装置对于上述的片选信号中的每一个都有一个输入端，对于上述的片选信号中的每一个都有一个输出端，上述缓冲装置的输出与上述的超高速缓冲存贮器的片选端相连，上述的超高速缓冲存贮器写使能信号和上述的经延迟了的片选信号起到在上述的确定时间启动一个超高速缓冲存贮器写状态的作用。