[发明专利]互补型金属氧化物半导体可编程逻辑阵列

说明书

本发明涉及采用互补型绝缘栅场效应管技术实现重迭双相时钟可编程逻辑阵列（PLA），即CMOS    PLA（参见N.H.E.Weste等人所著“CMOS超大规模集成电路设计原理”一书，读者出版社，麻萨诸塞（州），1985，368-373页，特别是8.7.4章，372/373页）的电路设计的改进。

这种COMS    PLAs具有一个“与”（AND）面，一个“或”（OR）面，和一个将“与”面同“或”面互相连接在一起的“与/或”（AND/OR）面。其晶体管在“与”面排列成m行n列，在“或”面是P列，分别位于第一行线与第二行线之间以及第一列线与第二列线之间。内部时钟是由“与”面和“与/或”面上的，也有二条行线的虚设（dummy）行以及施密特触发器（其输入端接在虚设行的第一行线上）产生的。每一行、虚设行及“或”面的每一列均含有一个预充电P沟道晶体管和一个求值N沟道晶体管，它们的栅极由各行和虚设行中反相的第一双相时钟信号以及由位于列上的施密特触发器的输出来驱动。预充电P沟道管的受控电流路经分别接到电源电压和第一行线之间以及电源电压和第一列线之间，而求值N沟道管的受控电流路径则分别接到地与第二行线之间和地与第二列线之间。在“与”面，虚设行每列都包括两个N沟道管，其受控电流路径接在第一行线和第二行线之间。其中一个管的栅极接在第一列线上，而另一个管的栅极则接在第二列线上。通过每行、每列的场效应管可实现编程。“与”面的行场效应晶体管的受控电流路径接在每行的两条行线之间，它们的栅极或受未反相输入信号或反相输入信号驱动，而“或”面的列场效应晶体管的受控电流路径接在第一列线和第二列线之间，第一列线引 向输出。行晶体管数和列晶体管数以及它们各自在“与”面和“或”面的位置则取决于打算进行的编程。下面结合图1作进一步详细说明。

在已有的CMOS    PLA技术中，互不重迭双相时钟的相位之一用于将输入信号存贮在“与”面上，而“或”面则是通过虚设行和上述的施密特触发器产生的内部时钟信号来定时。施密特触发器必须提供一个比“与”面和“或”面上每行的求值时间更长的延时。该时间则取决于行晶体管和列晶体管各自的负载电容及面积。负载电容实际上分别由这些晶体管的源区和漏区的电容组成。

如果在CMOS    PLA的每个输入（即未反相输入信号或反相输入信号）和相关小项之间都有一个行晶体管，则行晶体管数就最多。如果在这一小项唯有一个行晶体管必须随输入信号改变该行电容的电荷极性，那么求值时间就最长。考虑到在产生内部时钟信号可能出现的这种最坏情况，在已有的CMOS    PLA技术中提供了虚设行和施密特触发器。因为在虚设行中含有晶体管，该行的负载电容就等于“与”面中上述最坏情况下电容的二倍。

在已有的可编程逻辑阵列技术中，虚设行中的晶体管有一半经常处于导通状态，而由施密特触发器产生的内部时钟信号的附加延时也不可能排除误动作。另外，制成集成电路的CMOS可编程逻辑阵列，其延时性也会有制造上的差异。

本发明就是打算解决这个问题。其目的是要改良和改进已有的CMOS    PLA技术，其方法是大大减少延迟性能的制造差异。另外，施密特触发器将用含有更少晶体管的支电路来代替。

依照本发明，实现这一点实际上就是采用电容及N沟道晶体管代替虚设行的晶体管，以及用“或非”门（NOR    gate）替代施密特触发 器。

现在参照附图对本发明作更详尽的说明，其中：

图1是根据本发明的第一改进方案实施例的电路原理图，每行有两条行线，

图2表示根据本发明的第二改进方案实施例的配置简图和电路图。

在图1所示的电路图中，说明了“与”面ub的n列中的us1列，us2列，usn列以及“或”面ob的p列中的os1列，osp列。在图1中还可看到m行中的1行，m行以及虚设行d。位于“与”面ub和“或”面ob之间的是“与/或”面uob。每一行都有两条行线L1、L2，L2仅出现在“与”面，而L1则延伸到“或”面。“与/或”面通常含有为使电平更新、行线L1的信号所流经的两个串联反相器。

每列具有两条列线LS1，LS2。“与”面的列线传送未反相的输入信号和反相的输入信号。输入信号从各个输入端e1，e2和en分别流经由第一时钟信号f1导通的输入传输门tge及两个反相器i1、i2。反相器i1的输出接到第一列线LS1，而第二反相器i2的输出接到第二列线LS2上。

在“或”面，第一列线LS1经由第二时钟信号f2导通的输出传输门tga和第三反相器i3接到各个输出端a1，ap上。