[发明专利]紧配合的多处理器指令同步

说明书

本发明涉及数据处理系统，更具体地说，涉及包括多个独立处理单元的数据处理。

传统的数据处理系统一个一个地执行一个序列的指令。在包括多个处理单元的处理系统中，通常对指令的译码是集中地进行的，以保证每个指令按其在序列中的位置进行译码。

1982年8月出版的第25卷，编号为3B的IBM技术公开报告的1637-1638上，刊登过一篇题为“多处理器同步设计方法”（Multiprocessor    Synchronigation    Design    Methocl”）的文章，该文公开了一种进程，从而可以同时确定许多处理器之中任何处理器是否是在一个指定的状态。在进程结束时，所有处理器已就其当前的相互间的状况达成协议。

题为“用于高度平行多处理器系统的同步处理部件”（IBM技术公开报告，30卷，第7号，1987，12，第98-99页）公开了一种利用一个同步处理部件增强多处理计算机的体系结构而使在一个高平行多处理计算机系统中同步开销最小的技术。

题为“用于分布式处理同步和地址计算的运行一时间算法”（“Run-Time    Algorithm    for    Distributed    Processing    Synchromizntion    and    Address    Calculations”，见IBM技术公开报告，29卷，NO.110，1987，3，4658-4687页）介绍第用第一度在一个分布式处理体系结构的每个分布处理部件中所用的算法。这些算法以与在一个网络中的其它分布处理部件协调的方式为每个分布处理部件安排地址计算。

本发明的目的是为了提供这样一种多处理系统：即使系统中的各个处理器实际上可能并非顺序地执行各个指令，而此多处理系统却似乎在顺序地执行一个序列的指令。

本发明的数据处理系统包括：一个用于贮存要求由二个处理器操作的一序列指令的指令存贮电路;至少要有二个处理器，每个用来执行来自上述指令存贮电路的指令;一个指令分布电路用来将每个指令分派给至少其中一个处理器;至少其中一个处理器包括一个用于在由另一个处理器执行在指令序列中的上述的指令之前执行所分派的指令的电路。

在本发明的最佳实施例中的数据处理系统中，包括用于贮存指令缓冲器。在该序列中至少一个指令要求至少由两个分开的处理器进行操作。指令贮存电路与两个处理器相连。每个处理器执行来自存贮电路的指令。另外还包括一个用来将每个指令分派给至少其中一个处理器的指令分派电路。至少一个处理器在另一处理器执行指令序列中的上述指令前具有执行所分派的指令的能力。

在该最佳实施例中，第一个处理器是定点运算处理器。第二个处理器是一个浮点运算处理器。指 令序列包括由定点处理器本身执行的和由浮点处理器本身执行的指令。然而，在本最佳实施例中，指令序列也包括为定点处理器和浮点处理器的操作两者均所需的浮点装入和贮存指令。具体地说，定点处理器实行地址计算，以便完成浮点指令的装入和贮存操作。

在该实施例中，具有在由其它的处理器执行上述的指令前执行所分配的指令的能力的一个处理器还具有这样一种能力：当指令序列的首指令的执行需要由另一个处理器完成一个操作时，则延迟对其指令的执行。在该例中，如果浮点指令要求定点操作处理器，则浮点处理器将不完成浮点指令。

此外，在本实施例中，一个处理器除了具有在由另一个处理器执行上述指令前执行所分配的指令的能力外，还具有延迟执行一条可中断指令（即一种可给处理器产生一个中断条件的指令），直至在执行其它指令的适当序列位置上执行该可中断指令的这样的能力。

本发明的具有新颖性的特征在权利要求书中作了描述。然而，在结合附图阅读了下面对本发明的最佳实施例的介绍之后，读者将会对本发明本身以及其它的特征和特点有更好的理解。

图1为与一个公用指令缓冲存储器和一个公用存储器相连的两个处理单元的方框图;

图2为说明用于浮点处理器的控制功能的流程图;

图3为说明用于定点处理器的控制功能的流程图;

图4为不产生中断的浮点和定点指令表;

图5为用来执行图4的指令序列的定时图;

图6为包括单个可中断的指令的指令序列表;

图7为用来说明执行图6中的指令序列的定时图;

图8为包括一条实际上不产生中断的可中断指令的一个指令序列;及

图9为用来说明执行图8中的指令序列的定时图。