[发明专利]包含读出放大器的集成存储器

说明书

本发明涉及集成场效应晶体管存储器，存储器的存储单元以行和列的形式排列，每列存储单元通过选择装置连到位线和非位线，存储器还包含至少一个读出放大器，读出放大器的第一和第二输入端与每列的位线和相应的非位线相连，每列的位线和非位线则通过负载连到电源端，读出放大器在读出第一和第二输入端的信息期间对第一和第二输入端进行电流测量，读出放大器包含并联的第一和第二电流支路，每一电流支路包含一具有栅极、源极和漏极的控制晶体管，第一和第二电流支路中的控制晶体管的源极分别连到第一和第二输入端。1987年4月16日“电子学”第34页上题为“Design    tricks    speed    up    INMOS′s    SRAMS”的论文中论述了上述类型的存储器，上述论文描述了一种存储器，其中的读出放大器通过检测电流而不是检测电压差来读出和放大位线的信息，因此，这种读出放大器的处理速度基本上不受寄生位线电容的影响，使得存储器设计更简单。

本发明特别提供了这种集成存储器的实施方案，使存储器对干扰的敏感度也更小。

为达到上述目的，本发明的集成场效应晶体管存储器其特征在于读出放大器在电流测量期间还使第一和第二输入端的电压相等，每一电流支路中的控制晶体管的栅极被连到另一支路中的控制晶体管的漏极，包含栅极、源极和漏极的负载晶体管通路连在每一电流支路中的相关控制晶体管的漏极和电源端之间，所说负载晶体管与相关电流支路中的控制晶体管的导电型相同，所说负载晶体管的相连的栅极接收选择信号以便有选择地启动读出放大器。本发明的集成存储器具有读出放大器仅用4个晶体管构成，这4个晶体管对读出放大器输入端的电压进行完全等化的特点。

本发明集成存储器的一个实施例其特征在于每一电流支路中的负载晶体管和控制晶体管为P-型晶体管。因为在存储单元读出期间为了保持其数据完整，存储器中的位线通常被预充电到接近正电源电压，所以控制晶体管的栅极和源极之间的绝对电压差应大于该晶体管的阈值电压。当不使用P-型而使用N-型控制晶体管时，栅极电压通常应大于正电源电压，这样就必须使用附加电路来产生所说的栅极电压。

本发明集成存储器另一实施例其特征在于：在每一电流支路，负载晶体管的宽/长比（W/L）基本上等于控制晶体管的宽/长比（W/L）。对这种存储器进行的模拟已表明，控制晶体管栅极的电压不再锁向电源端的任一电压。因此，本发明的集成存储器中的读出放大器是自我恢复型的，由此防止某一晶体管的设定离开饱和区。还有，在一芯片上实现这种读出放大器是很简单的。

以下参看附图详细描述本发明的实施例，其中：

图1表示本发明的读出放大器的一个实施例;

图2表示本发明的包含几个读出放大器的集成存储器的一个实施例。

图1表示本发明读出放大器的一个实施例。读出放大器包含4个PMOS晶体管T1、T2、T3和T4。晶体管T1和T2的源极分别连到读出放大器的第一输入端C和第二输入端D。结点C和D还连到存储器每列的位线BL和BLN，每一位线BL和BLN分别通过负载1和负载1N连到电源端VDD。N个存储单元（为清楚起见，图1仅示出其中两个）连到位线BL和BLN。利用已知的技术，即利用将位线和非位线连到存储单元的行选择晶体管，能够选择存储器每列中的一个存储单元。晶体管T1和T2的漏极被分别连到晶体管T3和T4的源极以及结点A和B，晶体管T3和T4的漏极被分别连到数据线DL和DLN，晶体管T3和T4的栅极接收同一选择信号YSELj，选择信号YSELj选择第j列，其中1≤j≤m。晶体管T1和T2的栅极分别连到晶体管T2和T1的漏极。位线BL和BLN分别有寄生位线电容CBL和CBLN，如图1所示并联在相应的结点C、D和电源端VSS之间。