[发明专利]视频图像显示存储器调序逻辑电路及方法

说明书

本发明涉及块写入图像控制数据存储器写入系统，尤其涉及一种允许在控制块写入功能之前较经济地将数据重新排序的装置。

用于图像装置中的微处理器必须能够将象素信息在存储器位表之间尽可能快地移送。在有许多象素要传送到一个位表的场合下，通过采用块写入可以加快传送。一般通过将一色彩寄存器与各个VRAM存储器相连，用数据充填色彩寄存器以确定VRAM选中部分所需要的色彩值，然后用VRAM的地址位以及VRAM的数据总线输入来确定VRAM中由色彩寄存器中的值所表示的色彩将出现的位置。这种技术不会给数据总线加上多次复制同一象素值的负担，因而增加了有效存储器带宽，进而提高了数据传送速度。

能利用块写入来获益的最简单的地方是充填，它将相同的象素值传送入存储器中的限定区域。另外，某些形式的数据扩展很适合于应用块写入技术。这样，当一个位表以压缩形式存储起来时，1和0能够表示象素的出现和不出现，而块写入可用来扩展位表。一般，这种类型的扩展用于字符，它们经常以压缩形式存储起来以节省存储器空间。

因为存储器访问必须通过同一总线以常规模式和块写入模式进行，并且，它们必须是一致的，从而使得以一种模式写入（或读出）的数据能够以另一种模式读出（或写入），所以就产生了许多问题。由于在数据能以块写入模式写入VRAM存储器中之前，该数据的压缩表示的位序（bit    order）相对于常规模式存取必须进行处理或调序（swizzle）所以这是一个问题。这种位序的改变是必须的，因为，一般压缩数据以一特定顺序存储起来，一个毕特代表一个多位显示象素。这些毕特以串行方式存储，每一毕特代表一相应的显示点。例如，第一毕特（毕特0）代表象素位置1，第二毕特（毕特1）代表象素位置2，而第三毕特（毕特2）将代表象素位置3。这样，在这个例子中，总线上的各个毕特将一个对一个地代表各个象素位置，因而，总线毕特位置0将包含第一象素的数据，而总线毕特位置3将包含第四象素的数据。然而，由于各VRAM的实际布局，相继的象素存储在不同的VRAM芯片（或单元）中，数据在提供给各VRAM之前必须重新排序。试考虑这种情况，各VRAM为4毕特宽[4平面（plane）]且有一32位宽的数据总线。数据总线的总线位置0-3连到第一VRAM，而第一VRAM在通常的写入场合下控制第一象素的毕特0-3。没有调序时，在总线毕特位置1（第二位置）上预定控制第二象素的压缩数据最后将与第一VRAM的第二输入连通，而在通常的存取中，该第二输入与第九象素相连，而不是所要求的第二象素。因此，在以块写入模式工作时必须重新安排位序。

由于数据调序的性质取决于象素的大小，又遇到了另一个问题。为了适应宽范围的象素尺寸和VRAM结构，必须进行几种不同的调序。因此，可以说，图像RAM（VRAM）的块写入模式只能用于充填恰好为块的整数倍大小的区域。VRAM块写入功能的这种性质导致块内象素写入混乱，除非进行某种数据重新排序。

因此，本技术领域中需要一种调序装置，它可以为数据的有效处理，从而以经济的方式完成块写入创造条件。

本技术领域还需要这样一种调序逻辑，它能适用于任何大小的象素或VRAM结构。

本技术领域内另一种需要是设计一种使用块写入模式的系统，它还能正确和有效地控制直到块内每个象素的写入。此外，还要求这种系统对不同数量的色彩平面都能够适用。

本发明设计出了一种能用于许多不同大小象素的调序结构。该电路得益于这样一种认识：之所以需要调序，是由于在块写入存取过程中，指向VRAM的数据流的各个毕特如果不加以调序的话。存取的象素的位置与在通常写入状况下的象素位置是不同的。这种差别可以看成是毕特流中的一种重新排序，象上面所讨论的那样，这种重新排序是由于每个VRAM处理一个象素（或一个象素的一部分）而该象素有4毕特（或更多）这一事实所引起的。

假定每个象素有4毕特，并且每个VRAM有4个数据输入通道（每位象素一个通道），那么，在压缩数据和VRAM的实际输入之间，将有4个毕特位置的分离或重新排序。这种重新排序由一调序电路完成。

这样，压缩后的总线毕特0到调序后位置0，而总线毕特1到调序后位置4。类似地，压缩后的总线毕特2到调序后位置8，而压缩后的总线毕特3到调序后位置12。继续这7个压缩后的毕特位置;压缩后的毕特7到调序后位置28。下一个压缩毕特，即毕特8到调序后位置1，而压缩后毕特9到调序后位置5。对于全部总线宽度都继续这种不连续的顺序。