[发明专利]半导体存储设备

说明书

本发明涉及一种半导体存储设备，特别是，但不是唯独地，涉及半导体存储设备的一种布局方法。

由于半导体存储设备的设计趋向于在小芯片表面上采用越来越高的存储单元和存储器阵列的组装密度，因此半导体存储设备的存储单元和其它元件的操作日益受到这类高密度存储设备布局所引起的一些问题的影响。

特别是，在具有多个存储单元、多个位线和多个字线的存储器阵列中，在各线之间引入较窄的间距就会在某一线上有信号传输时在各线之间产生容性耦合。各线之间的容性耦合可能会达到线本身固有的容性分量两倍的数量级。

一般说来，要增大半导体存储设备的存储容量需要增加字线的长度，缩小各字线之间的间距。但鉴于访问存储单元所需要的时间取决于所附字线的长度，因而不希望字线过长。因此在一般的存储器中，为补偿访问时间因字线长而引起的延迟，有时在各字线的多晶体上加一个金属层，使其有可能通过金属中的传导作用进行高速操作。但在各字线上加覆盖层会因金属伸出各字线外而使各线间的间距更窄，因而使各线间的容性耦合比未加覆盖层的各线更大。

因此通过各线的金属覆盖层之间的容性耦合传输的干扰就附加到通过各线间的容性耦合传输的干扰。由于这种各字线之间的容性耦合所引起的干扰在选取字线时总是要加入或放出，因此毗邻各字线间的交扰有可能在存储器高速操作时使存储器信号误入歧途。

具有精密密封的金属氧化物半导体（MOST）晶体管元件密集组装的存储器阵列和采用高字线驱动电压级操作的存储电路，以及在设计这些存储器阵列时，与这些高等级驱动电压有关的干扰是不能忽略不计的。因此为了减少干扰，上述的现行存储器一直都采用小于5伏的字线驱动电压。然而由于晶体管必须要由高于其阈电压的电压操作，因而降低字线驱动电压的幅度是有限的。

存储器阵列或存储设备中存储单元组装密度高引起的另一个问题是晶体管的制造过程和存储器阵列的布局有困难，因为各行地址译码器（这些行地址译码器从多个位线选取一特定位线）被配置在狭窄的区域中。

尤其是在具有多个行地址译码器的半导体存储设备中，存储器阵列变得更复杂，因而搭接线和信号线增加。

行地址译码器都连接到各字线驱动器，由字线驱动器根据来自行地址译码器的地址信号将驱动电压加到各字线上。在设计高密度存储设备时，由于各字线间的距离减小（即字线间距减小），为维持每个字线一字线驱动电路的连接，要在毗邻存储器阵列现行减小了的区域中配置各字线驱动器就变得更困难了。

附图中的图1示出了具有上述若干问题的一般存储器阵列。参看图1。存储器阵列包括多个位线BL_l-BL_j、多个与各位线交叉的字线WL_l-WL_k、多个成阵列配置的存储单元和多个读出放大器SA。字线驱动器1耦合到各字线上并配置在存储器阵列的一侧。各存储单元配置在字线和位线的各交叉点上。

上述存储器阵列进行读出操作时，由字线所选取的一个存储单元中存储的信息被装入到所选取的相应位线上，于是连接到所选取的位线的相应读出放大器读取信息。附图中的图2中示出了图1的一般存储器阵列中毗邻各字线之间的耦合电容。

参看图2，与各字线有关的电容包括各字线WL₁-WL₄之间的耦合电容C₁₂、C₂₃、C₃₄、C₄₅和分别与各字线WL₁-WL₄有关的衬底电容C₁、C₂、C₃、C₄。选取某特定字线时，在附近未经选取的字线上可能会出现字线耦合干扰电压V_CP，大致可用下式表示：

V CP=C CC S + C C X V WL ]]>