[发明专利]半导体存储设备

说明书

本发明涉及一种半导体存储设备的字线，特别是，但不是唯独地，涉及半导体存储器阵列的一种布局方法。

由于半导体存储设备的设计趋向于在微小芯片表面上采用越来越高的存储单元和存储器阵列的组装密度，因此半导体存储设备的存储单元和其它元件的操作日益受到这类高密度存储器阵列布局所引起的一些问题的影响。

特别是，在具有多个存储单元、多个位线和多个字线的存储器阵列中，在各线之间引入较窄的间距就会在某一线有信号传输时在各线之间产生容性耦合。各线之间的容性耦合可能会达到线本身容性分量的两倍。

一般说来，要增大半导体存储设备的存储容量需要增加字线的长度，缩小各字线之间的间距。但鉴于访问存储单元所需要的时间取决于所附字线的长度，因而不希望字线过长。因此在一般的存储器中，为补偿访问时间因字线长而引起的延迟，有时在各字线的多晶体上加一个金属层，使其有可能通过金属中的传导作用进行高速操作。但在各字线上加覆盖层会因金属伸出各字线外而使各线间的间距更窄，因而使各线间的容性耦合比未加覆盖层的各线更大。

因此因各线的金属覆盖层之间的容性耦合传输而引起的干扰就附加到各线间的容性耦合而引起的干扰。由于这种各字线之间的容性耦合所引起的干扰在选取字线时总是要加入或放出，因此毗邻各字线间的交扰有可能在存储器高速操作时使存储器信号误入歧途。

具有精密密封的金属氧化物半导体（MOST）晶体管元件密集组装的存储器阵列和采用高驱动电压级驱动字线而操作的存储电路，以及在设计这些存储器阵列时，与这些高等级驱动电压有关的干扰是不能忽略不计的。因此为了减少干扰，上述的现行存储器一直都采用小于5伏的字线驱动电压。然而由于晶体管必须要由高于其阈电压的电压操作，因而降低字线驱动电压的幅度是有限的。

附图中的图1示出了具有上述若干问题的一般存储器阵列。参看图1。存储器阵列包括多个位线BL_l-BL_k、多个与各位线交叉的字线WL_l-WL_n、多个成阵列配置的存储单元和多个读出放大器SA。各对位线连接到相应的读出放大器上。各存储单元配置在字线和位线的各交叉点上。在存储器阵列进行读出操作时，存储在相应的字线所选取的一个存储单元M中的信号加到所选取的相应位线上，于是相应的读出放大器读取信息。

附图的图2中示出了图1所示的存储器阵列各字线WL₁至WL₄的耦合电容和容性元件。

参看图2，与各字线有关的电容包括各字线WL₁-WL₄之间的耦合电容C₁₂、C₂₃、C₃₄、C₄₅和分别与各字线WL₁-WL₄有关的衬底电容C₁、C₂、C₃、C₄。选取某特定字线时，在附近未经选取的字线上可能会出现字线耦合干扰电压V_cp，大致可用下式表示：

V_CP＝ (Cc)/(Cs+Cc) ×V_WL

其中V_WL是所选取的字线的驱动电压，C_S是某线的衬底电容，C_C是两线之间的耦合电容。

字线的衬底电容C_S取决于该字线的金属结构和存储器阵列衬底的具体特性。任何具体字线的衬底电容C_S可以视为不变。字线驱动电压V_WL变化时影响字线耦合干扰电压，但由于字线驱动电压起码等于存储单元晶体管的阈电压，因而V_WL项的变化可以忽略不计。熟悉本技术领域的人士不难理解，影响字线耦合干扰电压最重要的因素是耦合电容C_C。

因此本发明的一些最佳实施例旨在减少因半导体存储设备各字线之间的耦合而引起的干扰。

本发明的另一个目的是减少半导体存储设备中各字线之间的耦合电容。

根据本发明的一个方面，本发明提供这样一种半导体存储设备，该半导体存储设备具有一组通常彼此平行的信号线，所述信号线组的第一和第二长度之间形成有至少一个扭曲区，从而使该组信号线的第一和第二信号线在整个所述第一长度彼此毗邻，而不在整个所述第二长度彼此毗邻。