[发明专利]个人计算机存储单元奇偶错误指示器

说明书

本发明涉及数据处理领域，特别是为了改进用于指出在具有单元化存储器的个人计算机中产生奇偶错误的存储器单元的奇偶错误指示器。

奇偶校验是一种人们熟知的在数据传输过程中检测错误的方法。据此方法，将奇偶位加或不加在二进制数组，例如，一个字节中，保持总位数（包括奇偶位）为一奇数或偶数。数据包传输后，计算总位数。当计算结果与原设定的奇数或偶数不同时，则出现奇偶错误。当代高性能的个人计算机具备32位长存贮数据通路，其中由4个8位字节排列组成，每个字节带有一奇偶位。一个奇偶校验电路当它与一条数据通路联接，发现奇偶错误时，发出信号并锁定产生奇偶校验信号的触发器。然后奇偶校验信号向处理器发出硬件中断，同时一个软件中断处理程序分析错误，并在显示器上显示错误代码，停止计算机运行。

为改进系统的性能，存储器可排列成64位单元化的存储器，其中数据按每字节32位的奇/偶22字形式存储在存储器中。每次对存储器访问时，读取奇偶位并同时核对这64位，因此错误不会被隔离在特定的存储器单元、模块或字段可替换的模块内。我们正是期望将错误隔离在发生错误存储单元内。

先有技术识别出这类问题且提出了解决的方法，但与我们的发明相比要复杂且成本较高。在先有技术中，奇偶校验电路及一些附加硬件是与每个存贮单元相联的。这里的先有技术实例如下：IBM技术公开报告1978年4月的第20卷第11B号中4834和4838页公开了“微代码完整性检测”，其中多个模块分别支持奇偶校验电路和计数器。模块存储计数字段、数据和奇偶校验位。单位的差错由奇偶校验电路检测，而22位的差错由计数器检测，文章指出这是一种“容易确定发生故障的模块”，但未确切描述它是如何工作的。

日本专利（JP56-19593）简要地描述了“存储器奇偶校验处理系统”其中两个存储单元中两个奇偶检测电路向状态显示寄存器提供信息，从校验电路得到的结果“分别在状态显示寄存器中进行各自的报告”，处理器按寄存器的内容作出某种响应。奇偶校验电路向寄存器报告内容的细节未公开。

R.A.LEMAY等人的美国第4，809，276号专利公开了一个具有存储单元的“存储器故障检测装置”，和与之相关联的错误检测和校正电路，每个存储单元还带有计数器，记录已发生的校正数目。处理器周期性地察询计数器并提供信息替换存储板。

本发明的目的之一是为一个单元化存贮系统提供一种简单、低成本的奇偶校验方法，在该系统中发生错误的存储单元能被迅速识别。

另一目的是为具有两个存储单元的系统提供一种简单，低成本的奇偶校验方法，该系统不需要与每个存储单元相关联的双重硬件，以便指出哪个存储器单元产生了奇偶错误。

简单地说，根据本发明，一个存储器有两个与奇偶校验电路联接的存储单元，当出现奇偶错误时，校验电路立即引起中断。同时其中一组电路又在寄存器中设定一校验位，当出现中断时，中断处理程序判定校验位的状态并提供指明哪个存储单元发生错误的信息。

本发明的其他目的和优点从以下结合附图的描述中可以看得很清楚。

图1是体现本发明的个人计算机框图;

图2是按图1所示计算机运行的功能步骤流程图。

如附图所示，个人计算机包括与主存储器相连的微处理器10，主存贮器由两个经过奇偶校验单元16和18的存储单元12和14组成。存储器控制器20与微处理器和存储单元联接，以实现对主存储器运行的控制。奇偶校验单元以常规方式运行，在检测到奇偶错误时发出奇偶错误信号。

两锁存器或触发器22和24的输出线28和30与具有两个输入端的或门电路式逻辑单元26的输入端联接，锁存器或触发器22和24的输出线还各自与自身的清零输入端相联，当有输出时锁定某信号。锁存器22和24的输入线25和27分别与奇偶校验单元16和18的输出端联接。这两个锁存器的输入线29和31联接存储控制器20以接收来自地址存贮线的时钟信号。当住一奇偶校验单元检测到奇偶错误时，奇偶错误信号由输出线25或27传往相应的锁存器22和24，当收到下一个时钟信号时，该锁存器被设置产生一个启动输出信号，被设置的锁存器的启动输出信号打开或门电路26，以发出奇偶错误信号给中断控制器34。该控制器由导线36与微处理器10的中断输入端相连，用以根据从单元26接收的奇偶错误信号启动中断。

锁存器22的输出线30同时与可寻址的I/O接口38的寄存器40的单个位的位置41的输入联接。作为对产生在存储单元12的奇偶错误信号响应，来自锁存器22的启动信号将设置位的位置41（在这里把它称作校验位）。