[发明专利]带有高速缓冲存储器的中心处理机优先控制

说明书

本发明涉及计算机系统，特别是涉及包含如下数据总线的计算机系统，该数据总线可受控于包含主处理机在内的多个主设备(masters)，且该系统依据预定判优方案分配总线时间。

众所周知，在计算机系统中，如与IBM公司的微通道结构一致的系统中，有许多可以独自通过系统主数据总线安排数据传输的主设备。这些主设备的作用在于将中央处理器CPU从输入/输出口(I/O12)与主存储器之间以及I/O装置与I/O装置之间数据传输的繁索负担中解脱出来。去掉这些负担，CPU就可以集中更多效能于数据处理，安排其它装置执行数据传输。

在这种系统中，对数据总线上各装置已建立优先级，用以分配总线时间。CPU被赋予缺省(default)或剩余(residu-al)优先级，承认总线上的主要工作被合理地分配给其它装置。如果发生排队，则各装置包括CPU在内，在每个判优周期中，竞争占用总线，优先级最高者先用。由于猝发脉冲装置可能连续地坚持其高的优先级，故有一“公平”限制常对猝发脉冲装置使用，以迫使它们等待，在当前队列消失后，方可重新入队。

此工作过程除去在数据总线处于高负荷时，都能很好地分配总线时间。在高负荷状态，CPU偶尔有机会如预定判优方案被允许占用总线，且在一个总线周期后，若有其它装置占先总线，则CPU会被“挤出”。这种状态，将使CPU“锁定”在不能完成为数据传输作准备或其它所要求的工作例如存储器存取的状态。当出现此状态，整个系统性能变坏，在极端状态，还可能损坏系统。在含有高速缓冲存储器的系统中，克服上述锁定问题是很困难的。其原因为：主处理器可能遇到一串高速缓冲存储器的抵撞，从而避开了捕捉数据总线以完成所需信息传输的准备。

因此，本发明的基本目的是保证这样系统的CPU有一定的规定时间用于数据传输，即使在高负荷周期也可以通过主数据线进行数据传输。

发明的进一步目的是在不重新组织系统判优程序的情况下，提供上述时间。

发明的另一个目的是考虑当主处理器占用总线时，进行主处理器高速缓冲器的传输。

本发明在CPU占用数据总线时，通过建立一个受控选优功能(controlled prefere)，防止CPU被挤出数据总线。这一选优功能最好由修改到达中央判优控制器的总线请求信号的逻辑引入。通过如此控制总线请求线，当CPU占用数据总线时，请求信号只有在成功地完成高速缓存储器存取的信号图样出现后才能被传输到中央判优控制，这样在认为高速缓冲存储器的动作是通过数据总线存取主存储器的一种替代形式，CPU便有机会进行数据总线传输。由于在第一个总线请求到达后的预选时限内，附加了暂时取消总线请求，本发明目前较佳实施(implemen-tation)能够保证满足动态主存储器的刷新要求。

全面了解本发明将通过下面目前较佳的具体实施例详细描述。附图只提供示例图示，而不限制本发明的范围。附图中：

图1.  为本发明目前较佳系统的具体化框图图示。

图2.  为根据现有技术将控制信号施加于中央判优控制，以及直接存储器存取(DMA)控制器的框图图示。

图3.  为本发明产生改变了的总线请求信号的目前较佳逻辑框图图示。

图4.  为根据本发明较佳实施例将改变的总线请求信号施加给中央判优控制以及直接存储器存取(DMA)控制器的框图图示。

图5.  为本发明目前较佳实施例的判优顺序的时序图。

结合附图，现在详细介绍本发明的一个目前较佳的实施方案。参见图1，为一本发明的目前较佳执行系统。系统包含一个CPU100，如英特公司(Intel corporation)80386微处理器，高速缓冲存储器105，以及-个高速缓冲存储器控制器110，它们通过一套CPU信号总线140与系统其它单元连接，总线包括一控制总线125，一数据总线130，和一地址总线135。CPU信号总线140与对应的一套系统总线装置140′通过一组缓冲器170隔开。当指令和数据存于高速缓冲存储器105时，缓冲器170允许CPU单独经总线140处理指令和数据，而与系统总线140′无关。与总线装置140相连的有一可直接动态读/写存储寻址的主存储器145、一个存储控制器105、以及一个判优控制器和一直接存储器存取控制器(DMA Controller)用于控制通过总线140进行的直接存储器传输。